1. 前言
現(xiàn)場可編程門陣列 (FPGA) 用于醫(yī)療設備、有線通信、航空航天和國防等應用。FPGA 通過提供可重新編程的電路來簡化設計過程；這種反復重新編程的能力可以實現(xiàn)快速原型設計，并且無需創(chuàng)建定制的專用集成電路 (ASIC)。即使數(shù)量很少，F(xiàn)PGA 也是一種相對便宜的解決方案，這使得它們在小型和大型公司中都很受歡迎。然而，由于為 FPGA 供電需要多個電源軌（如圖 1 所示），設計電源電路可能會令人困惑。
圖 1：基本 FPGA 原理圖
每個軌對電流、精度、電壓紋波、負載瞬變和排序有不同的要求。這意味著電源設計將需要多個電源來滿足所有不同的電源軌要求。、
2.電源的系統(tǒng)架構
常，如圖 2 所示，設計人員將使用 DC/DC 轉換器從電源降壓到中間軌。然后，額外的電源會將中間電壓降低到所需的負載點 (POL) 電源。
圖 2：典型系統(tǒng)架構
第一步是決定中間軌使用什么電壓。最常見的中間軌電壓是 12V、5V 和 3.3V。通常，中間軌越低，電壓轉換到 POL 功率電平的效率就越高。然而，較低的中間軌電壓將需要較高的輸入電流。根據(jù)電源電壓的高低，可以降壓到 3.3V 的設備也較少。表 1 總結了權衡。
表 1：中間軌電壓權衡
定義系統(tǒng)架構將決定我們的設計需要哪些設備和多少功率。選擇架構后，我們可以繼續(xù)下一步：確定當前級別。要確定當前的要求，我建議我們使用 FPGA 供應商提供的電子表格。從這些電子表格中，輸入我們正在使用的特定 FPGA 和我們設計的其他詳細信息（例如時鐘頻率和溫度），它將計算每個電源軌的電壓和電流要求。
一旦我們定義了系統(tǒng)架構并估計了當前的要求，就可以開始查看各個導軌的要求。
3.電源軌的要求
現(xiàn)在我們已經(jīng)從供應商的電子表格中了解了每個單獨導軌的電壓和電流要求是什么，我們需要在選擇部件之前查看每個單獨導軌的要求。在本期文章中，我將重點介紹四種基本類型的導軌：內核、收發(fā)器、輔助和輸入/輸出 (I/O) 導軌。這不是我們的特定 FGPA 可能擁有的所有導軌的列表，但它們是最常見的，并且每個都有不同的要求。表 1 總結了每個導軌的要求。
表 1：FPGA 軌要求
讓我們先看看核心電源軌。通常，核心軌的電壓要求較低，但需要大量電流。排序也是該軌道的一個重要問題。每個 FPGA 都必須按特定順序打開和關閉，以滿足正確順序的每個電源軌。核心軌通常是第一個開啟和最后一個關閉的軌，因此我們應該為核心軌使用專用電源。我將在下一篇博客中更詳細地介紹測序技術。最后，核心軌通常具有嚴格的輸出電壓容差要求。它必須具有至少 3% 的準確度（某些 FPGA 系列可能對內核軌 5% 的準確度沒有問題）并且能夠以 <1A/μs 處理 50% 的負載階躍。
收發(fā)器軌對 FPGA 的所有軌有最嚴格的要求。它通常對公差有最嚴格的要求，需要 2.5-3% 的精度。該電源軌具有嚴格的噪聲要求，需要在很寬的頻率范圍內具有 10mV 峰峰值或更小的電壓紋波。因此，我們可能需要為該導軌配備專用電源，即使它與另一個導軌具有相同的電壓要求。確保設計低噪聲電源，或者選擇具有保證電磁干擾 (EMI) 性能的電源模塊。電源的布局對于幫助實現(xiàn)低噪聲目標也非常重要。確保我們的布局緊湊，電容器靠近設備引腳。
輔助導軌和 I/O 導軌通常具有相似的要求，因此我將一起討論它們。通常，相同的設備可能會為兩個電源軌供電。I/O 軌的電流要求將根據(jù)我們在應用中使用的 I/O bank 的數(shù)量而有所不同，但通常電流要求低于核心軌。輔助和 I/O 軌具有更寬松的容差要求，通?？梢允褂镁雀哌_ 5% 的設備。
在這篇文章中，我多次提到輸出電壓容差的重要性。重要的是要考慮兩種狀態(tài)下的容差：靜態(tài)和動態(tài)。正如我們在圖 1 中看到的，在靜態(tài)（僅發(fā)生固定或逐漸變化時），容差由電壓紋波和電源調節(jié)構成。通常為 1% 或 1.5%。接下來，我們需要考慮動態(tài)狀態(tài)下的容差（發(fā)生快速變化時）。動態(tài)狀態(tài)主要由瞬態(tài)下降和直流損耗組成。
圖 1 以 LMZ31520 為例，顯示了產(chǎn)生 1.65% 靜態(tài)輸出電壓容差的所有因素。這留下了大約 1.35% 的空間來涵蓋動態(tài)變化。
圖 1：輸出電壓容差
有很多方法可以提高耐受性。在靜態(tài)下，可以采取措施改善電源穩(wěn)壓。選擇具有嚴格容差的反饋電阻器有助于提高整體容差。此外，我們可以通過提高所使用的開關頻率和添加額外的陶瓷輸出電容器來降低輸出電壓紋波。
我們可以采取措施提高動態(tài)狀態(tài)下的容差。當電源改變狀態(tài)時會發(fā)生瞬態(tài)下降。負載階躍大小、負載階躍速度和輸出電容都會影響瞬態(tài)下降量。如果載荷步小，則下垂將小。如果負載階躍大但變化速度慢，電源可以更容易地處理變化并且下垂會很小。
即使負載階躍很大，我們仍然可以通過調整輸出電容的大小來快速改進。將旁路電容器直接放置在 FPGA 引腳上。通常，F(xiàn)PGA 供應商會提供所需電容量的建議。我們還可以使用大容量電容器來支持上電期間或處理器狀態(tài)變化期間的負載階躍。確保選擇具有低等效串聯(lián)電阻 (ESR) 的高質量電容器，例如陶瓷 X5R 或 X7R 介電電容器。添加不同類型的電容器也有幫助。大容量電容器通常更擅長濾除低頻，而陶瓷電容器更擅長濾除高頻。圖 2 描述了這些建議。
圖 2：輸出電容網(wǎng)絡
我們可以通過改進布局技術來改善 DC 損耗。使用寬而厚的銅跡線并將電源放置在盡可能靠近 FPGA 的位置非常重要。最后，如果電源具有遙感功能，我們可以通過將其連接到負載的V OUT來改善調節(jié)。這允許它補償輸出引腳和負載之間的 IR 壓降。
3.電源設計步驟
如果我們是新設計師（或時間緊張），簡化 FPGA 電源的一種方法是選擇模塊作為電源。模塊集成了電感器和其他無源元件，以最小的設計創(chuàng)建一個簡單的解決方案。我們的許多模塊只需要三個組件：輸入電容器、輸出電容器和用于設置輸出電壓的電阻器。這有助于創(chuàng)建小而緊湊的占地面積，而無需電源布局方面的專業(yè)知識。
更少的組件不僅簡化了解決方案并減少了設計和調試所需的時間，而且還提高了可靠性。使用最少數(shù)量的組件可降低出現(xiàn)故障組件或設計錯誤的風險。TI 在其數(shù)據(jù)表中保證了許多性能參數(shù)，包括電磁干擾 (EMI) 性能、熱性能和效率。這意味著我們可以更少地關注設計電源，而更多地關注為最終產(chǎn)品增加價值或更快地進入市場。
模塊的缺點是通過電感或無源元件選擇來優(yōu)化解決方案的靈活性較低。模塊通常設計用于通用系統(tǒng)架構，因此除非我們有特別嚴格的性能要求，否則它們是一個不錯的選擇。模塊可以為大多數(shù)電源設計提供良好的性能和緊湊的解決方案尺寸，并且可以是一個很好的選擇，特別是對于空間受限、時間受限或初學者的電源設計人員。
表 1 列出了 TI 電源模塊產(chǎn)品系列中滿足 FPGA 電源軌要求的部分器件。
表 1：推薦用于 FPGA 電源的模塊
對于像核心軌這樣需要大量電流的軌，我推薦 LMZ31530/20 或 LMZ31710/07/04，它們的額定值分別為 30A/20A 或 10A/7A/4A，并且滿足 3% 的容差要求。這些器件還具有額外的功能——遠程感應，以改善負載調節(jié)和頻率同步，這有助于降低噪聲和電源，便于排序。
對于輔助和輸入/輸出 (I/O)，我建議將 TI 的 LMZ21700/1 或 LMZ20502/1 Nano 模塊用于輔助導軌或通用 I/O (GPIO) 導軌，或者 LMZ31704/7/10，如果你需要更高的電流。使用納米模塊的另一個優(yōu)勢是尺寸優(yōu)勢。如表 2 所示，Nano Modules 特別是通過 3mm x 3mm 的小型封裝提供了非常小的解決方案尺寸，并且需要最少的外部組件，使我們能夠輕松節(jié)省空間。
表 2：為 I/O 和 AUX 軌供電的最小解決方案
由于嚴格的噪聲要求，收發(fā)器軌通常是最難設計的。幸運的是，所有 TI 模塊都使用屏蔽電感器，并通過了 Comité International Spécial des Perturbations Radioélectriques (CISPR) 22 Class B 標準的測試，這保證了模塊滿足低噪聲要求。
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