在這篇文章中，小編將為大家?guī)?a href="/tags/數字信號處理器" target="_blank">數字信號處理器的相關報道。如果你對本文即將要講解的內容存在一定興趣，不妨繼續(xù)往下閱讀哦。
一、數字信號處理器處理速度
處理器是否符合設計要求，關鍵在于是否滿足速度要求。測試處理器的速度有很多方法，最基本的是測量處理器的指令周期。
但是指令執(zhí)行時間并不能表明處理器的真正性能，不同的處理器在單個指令完成的任務量不一樣，單純地比較指令執(zhí)行時間并不能公正地區(qū)別性能的差異。一些新的DSP采用超長指令字(VLIW)架構，在這種架構中，單個周期時間內可以實現(xiàn)多條指令，而每個指令所實現(xiàn)的任務比傳統(tǒng)DSP少，因此相對VLIW和通用DSP器件而言，比較MIPS的大小時會產生誤導作用。
即使在傳統(tǒng)DSP之間比較MIPS大小也具有一定的片面性。例如，某些處理器允許在單個指令中同時對幾位一起進行移位，而有些DSP的一個指令只能對單個數據位移位;有些DSP可以進行與正在執(zhí)行的ALU指令無關的數據的并行處理(在執(zhí)行指令的同時加載操作數)，而另外有些DSP只能支持與正在執(zhí)行的ALU指令有關的數據并行處理;有些新的DSP允許在單個指令內定義兩個MAC。因此僅僅進行MIPS比較并不能準確得出處理器的性能。
解決上述問題的方法之一是采用一個基本的操作作為標準來比較處理器的性能。常用到的是MAC操作，但是MAC操作時間不能提供比較DSP性能差異的足夠信息，在絕大多數DSP中，MAC操作僅在單個指令周期內實現(xiàn)，其MAC時間等于指令周期時間，如上所述，某些DSP在單個MAC周期內處理的任務比其它DSP多。MAC時間并不能反映諸如循環(huán)操作等的性能，而這種操作在所有的應用中都會用到。
最通用的辦法是定義一套標準例程，比較在不同DSP上的執(zhí)行速度。這種例程可能是一個算法的“核心”功能，如FIR或IIR濾波器等，也可以是整個或部分應用程序，如語音編碼器等。
在比較DSP處理器的速度時要注意其所標榜的MOPS(百萬次操作每秒)和MFLOPS(百萬次浮點操作每秒)參數，因為不同的廠商對“操作”的理解不一樣，指標的意義也不一樣。例如，某些處理器能同時進行浮點乘法操作和浮點加法操作，因而標榜其產品的MFLOPS為MIPS的兩倍。
其次，在比較處理器時鐘速率時，DSP的輸入時鐘可能與其指令速率一樣，也可能是指令速率的兩倍到四倍，不同的處理器可能不一樣。另外，許多DSP具有時鐘倍頻器或鎖相環(huán)，可以使用外部低頻時鐘產生片上所需的高頻時鐘信號。
二、數字信號處理器如何抵制串模干擾
串模干擾是相鄰信號線在傳輸信號過程中引起的干擾，大多發(fā)生在扁平電纜、集束導線或印刷板平行導線上。串模干擾的強弱與相鄰兩信號線之間的耦合阻抗和信號本身的阻抗有關。在數字AV產品中廣泛使用扁平電纜做連接導線，若使用不當，很容易發(fā)生串擾，影響設備的正常工作。扁平電纜的各導線之間都存在著分布電容，10CM長的相鄰導線間的分布電容約3PF。當頻率為100MHZ時，1PF電容的阻抗為1.6千歐，而10CM傳輸線的耦合阻抗僅為0.5千歐。由于扁平電纜導線的分布電容與其長度成正比，因此當引線較長時串模干擾尤為嚴重。以VCD機為例，信號為從幾百千赫至幾兆赫的方波信號和10~20MHZ的時鐘信號，并含有的幾十倍的高次諧波，信號頻譜最高達幾百兆赫，這種高頻分量極易通過扁平電纜各導線之間的分布電容相互串擾。
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