ASIC有哪兩種類別?ASIC、FPGA設(shè)計(jì)有何不同之處?

以下內(nèi)容中，小編將對(duì)ASIC的相關(guān)內(nèi)容進(jìn)行著重介紹和闡述，希望本文能幫您增進(jìn)對(duì)ASIC的了解，和小編一起來看看吧。

一、ASIC兩大分類

(一)全定制設(shè)計(jì)

全定制ASIC是利用集成電路的最基本設(shè)計(jì)方法(不使用現(xiàn)有庫單元)，對(duì)集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特性(如線性度、對(duì)稱性、電流容量、耐壓等)有特殊要求的場(chǎng)合;或者在沒有現(xiàn)成元件庫的場(chǎng)合。特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。

由于單元庫和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來越少。全定制設(shè)計(jì)要求：全定制設(shè)計(jì)要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計(jì)人員完成;常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì);布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖。版圖設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝。

(二)半定制設(shè)計(jì)方法

半定制設(shè)計(jì)方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。

基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC?；跇?biāo)準(zhǔn)單元的ASIC又稱為CBIC(CellbasedIC)。

基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計(jì)。半定制相比于全定制，可以縮短開發(fā)周期，降低開發(fā)成本和風(fēng)險(xiǎn)。

二、ASIC設(shè)計(jì)與FPGA設(shè)計(jì)不同之處

(一)時(shí)鐘單元

數(shù)字電路中,時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)。在ASIC中,用布局布線工具來放置時(shí)鐘樹,利用代工廠提供的PLL進(jìn)行時(shí)鐘設(shè)計(jì)。FPGA中通常已經(jīng)配置一定數(shù)量的PLL宏單元,并有針對(duì)時(shí)鐘優(yōu)化的全局時(shí)鐘網(wǎng)絡(luò),一般是經(jīng)過FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內(nèi)部,后經(jīng)過全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò)的,這樣的時(shí)鐘網(wǎng)絡(luò)可以保證相同的時(shí)鐘沿到達(dá)芯片內(nèi)部每一個(gè)觸發(fā)器的延遲時(shí)間差異是可以忽略不計(jì)的。因此時(shí)鐘單元也是需要進(jìn)行轉(zhuǎn)換的。

(二)增加流水

由于實(shí)現(xiàn)結(jié)構(gòu)上的不同,FPGA器件內(nèi)部的單元延時(shí)遠(yuǎn)大于ASIC的基本門單元延時(shí)。導(dǎo)致在同樣設(shè)計(jì)的情況下,ASIC可以滿足其時(shí)序,而FPGA有可能無法滿足。為了驗(yàn)證的需要,修改ASIC代碼實(shí)現(xiàn)FPGA原型時(shí),對(duì)ASIC實(shí)現(xiàn)的流水結(jié)構(gòu)在FPGA實(shí)現(xiàn)時(shí)需要適當(dāng)增加流水。比如在一個(gè)很長的組合邏輯路徑中加入寄存器。

(三)同步設(shè)計(jì)

在FPGA設(shè)計(jì)中,同步設(shè)計(jì)是應(yīng)該遵循的重要原則。異步設(shè)計(jì)容易導(dǎo)致電路處于亞穩(wěn)態(tài),產(chǎn)生毛刺。當(dāng)從ASIC設(shè)計(jì)轉(zhuǎn)向FPGA設(shè)計(jì)時(shí),應(yīng)該進(jìn)行仔細(xì)的同步。具體體現(xiàn)在主時(shí)鐘選取、功能模塊的統(tǒng)一復(fù)位、同步時(shí)序電路設(shè)計(jì)。在FPGA設(shè)計(jì)中要使用時(shí)鐘使能代替門控時(shí)鐘。在ASIC的設(shè)計(jì)中,為了減少功耗,使用門控時(shí)鐘(clock gaTIng)。當(dāng)寫有效時(shí),數(shù)據(jù)才寫進(jìn)存儲(chǔ)器,那么只有寫有效時(shí),寄存器才會(huì)發(fā)生翻轉(zhuǎn),這樣可以減少功耗。

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