FPGA設(shè)計的這些知識點你知道嗎？看大神如何玩轉(zhuǎn)FPGA！

在這篇文章中，小編將為大家?guī)?a href="/tags/FPGA" target="_blank">FPGA的相關(guān)報道。如果你對本文即將要講解的內(nèi)容存在一定興趣，不妨繼續(xù)往下閱讀哦。

一、FPGA設(shè)計重中之重-硬件設(shè)計

既然要玩轉(zhuǎn)FPGA，那我們首先最重要的當(dāng)然是要了解什么FPGA。FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列?？吹骄幊虄蓚€字碼農(nóng)就笑了，不就是編程嘛，那可是我們的強項。且慢，此編程非彼編程。一定要把FPGA的編程和軟件編程區(qū)分開來。軟件的編程，處理器會逐條的把語言翻譯成各種控制信號，去控制內(nèi)部電路完成一個個運算或操作。那么FPGA的編程是怎么實現(xiàn)的呢?無論Altera家還是Xlinix家的FPGA，叫法有什么差異，基本單元都相似，都是由真值表和D觸發(fā)器構(gòu)成。改變真值表的值就改變了邏輯功能，再通過和D觸發(fā)器組合來實現(xiàn)任何時序邏輯。所以我們對FPGA的編程，實際上就是去修改這些真值表和連接關(guān)系，使他們組成一張專門的真值表，去實現(xiàn)特定的功能。這和軟件編程一步步運行程序有本質(zhì)的區(qū)別。要想玩轉(zhuǎn)FPGA，就必須理解FPGA內(nèi)部的工作原理，學(xué)習(xí)如何利用這些單元實現(xiàn)復(fù)雜的邏輯設(shè)計。

硬件設(shè)計思想是重中之重。學(xué)習(xí)FPGA，一定要有硬件設(shè)計思想。在軟件編程的時候，比如1秒鐘能實現(xiàn)5次乘法運算，那系統(tǒng)要求1秒鐘實現(xiàn)50次乘法運算怎么辦，我們會盡可能的優(yōu)化代碼，讓代碼更簡潔更高效，或者提高系統(tǒng)主頻，讓系統(tǒng)跑的更快。但是在FPGA里面我們不是這種思維方式。在FPGA里實現(xiàn)一個乘法器不夠用，那我就實現(xiàn)兩個實現(xiàn)三個去滿足系統(tǒng)要求;我可以進行流水線設(shè)計;串行運行方式不夠快了，我可以先串并轉(zhuǎn)換，再并行的做處理……只要FPGA的資源夠用，我可以充分利用資源去滿足系統(tǒng)要求。因為在我手里的就是一堆硬件資源，我要做的是把他們組合成一個好用的電路。評價硬件描述語言寫的好壞的標準和其他軟件編程語言的標準是完全不同的。因此一定要摒棄軟件編程的一些固有思路，學(xué)會用硬件的方式去解決問題。時刻提醒自己正在設(shè)計的是一個電路，而不是一行行空洞的代碼。這是很多做軟件編程的人很難跨過的坎。FPGA學(xué)了很久還在糾結(jié)到底是用if_else語句好呢還是用case語句好?而不能透過這些語句表面看到他們所具體代表的電路。只有建立了硬件設(shè)計思想，才有更深入學(xué)習(xí)FPGA的可能。

FPGA入門簡單精通難。要想入門，買一塊開發(fā)板跟著例程走一遍，很多人都能在很短的時間內(nèi)熟悉開發(fā)軟件的操作方法并且點亮開發(fā)板上的LED或者再實現(xiàn)個跑馬燈什么的。但是再往后進步往往就進展很慢。上面提到的這四條是玩轉(zhuǎn)FPGA的基礎(chǔ)，只有打好了堅實的基礎(chǔ)后面才能一馬平川。希望每個學(xué)習(xí)FPGA的人最后都能成為大牛，設(shè)計出自己的完美電路。

二、FPGA設(shè)計

1、設(shè)計定義

在FPGA設(shè)計項目開始之前，根據(jù)任務(wù)要求和系統(tǒng)的功能，對工作速度和器件本身的資源、成本等方面進行權(quán)衡，選擇合適的設(shè)計方案和合適的器件類型，并根據(jù)功能需求來設(shè)計定義整個項目的架構(gòu)設(shè)計。

架構(gòu)設(shè)計的目的是將設(shè)計需求轉(zhuǎn)化為硬件結(jié)構(gòu)，確定模塊劃分、信號傳輸方式、時序關(guān)系等。在進行架構(gòu)設(shè)計時，我們需要考慮到設(shè)計復(fù)雜度、資源利用率、功耗消耗等多個方面。

這塊需要資深FPGA來設(shè)計，同時設(shè)計方案需要分析和驗證，確保FPGA器件的資源和性能可以達到功能的要求，可能需要迭代多個版本，這部分需要經(jīng)驗積累。

2、HDL實現(xiàn)

這塊主要是編寫代碼，按照設(shè)計需求和架構(gòu)設(shè)計，將功能模塊拆分為各個子模塊，然后編寫相應(yīng)的模塊代碼，常用HDL語言是verilog HDL和VHDL。

這部分涉及到verilog開發(fā)，推薦使用Vivado+Visual Studio Code的開發(fā)環(huán)境，寫起代碼來還是很方便的。

3、功能仿真

功能仿真，是在編譯之前進行邏輯功能驗證的過程，主要用來驗證。

此時的仿真沒有考慮電路的延遲信息，只能對邏輯功能進行檢測，并不能保證上板運行的正確性。

功能仿真需要編寫測試激勵，需要根據(jù)要測試的功能，來編寫測試激勵邏輯。

功能仿真是一種非常重要的驗證手段，可以盡早發(fā)現(xiàn)設(shè)計中的問題和錯誤，從而減少后期的調(diào)試和修改工作。

常用的仿真軟件有Vivado自帶仿真器和modelsim仿真器，其中modelsim仿真速度比Vivado仿真速度快，推薦使用modelsim仿真。

4、 邏輯綜合

綜合(Synthesis)是將設(shè)計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表的過程。綜合的目標是將較高級的抽象描述轉(zhuǎn)化成較低層次的描述，并進行優(yōu)化，以提高電路的性能和效率。

綜合優(yōu)化根據(jù)目標和要求來優(yōu)化所生成的邏輯連接，使層次設(shè)計平面化，為FPGA布局布線軟件提供實現(xiàn)支持。

綜合的時間，與FPGA工程大小有關(guān)，工程越復(fù)雜，時間則越長。

5、綜合后仿真

綜合后仿真，主要是檢查綜合結(jié)果是否和原設(shè)計一致，但這個仿真很耗時和耗資源，一般可以跳過這個仿真，不如直接上板調(diào)試來的靠譜。

6、實現(xiàn)與布局布線

這步是FPGA設(shè)計流程中非常重要的一步，可以將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片，同時也是耗時特別長的一個階段，電腦CPU單核性能越好，耗時越短。

布局布線根據(jù)時序約束條件，以及芯片內(nèi)部各個邏輯單元的布局結(jié)構(gòu)，通過連線資源，將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，這部分往往需要在速度優(yōu)化和面積優(yōu)化之間找平衡。

可以在開發(fā)軟件上，設(shè)置實現(xiàn)和布局布線策略，一般情況下使用默認設(shè)置即可。

7、 時序仿真

時序仿真，也稱為后仿真，主要檢測布局布線后的電路是否有時序不滿足的情況。這塊一般用的少，建議直接略過這一步，上板調(diào)試更好。

8、上板調(diào)試

一般是通過JTAG在線下在bit文件到FPGA芯片中，接入實際的輸入信號，在線實時測試，這里在第一次測試時，大概率會運行異常。

我們調(diào)試的時候，要保持耐心，要根據(jù)現(xiàn)象大膽推薦可能的原因，并將存在問題的模塊信號，加入ILA，抓取實時信號出來分析，如果實在是沒喲頭緒，那就只要一個個模塊排查，猜測可能的原因。

上板調(diào)試經(jīng)驗，需要不斷積累，做項目越多，越熟練，注意總結(jié)和復(fù)盤。

以上便是小編此次想要和大家共同分享的有關(guān)FPGA的內(nèi)容，如果你對本文內(nèi)容感到滿意，不妨持續(xù)關(guān)注我們網(wǎng)站喲。最后，十分感謝大家的閱讀，have a nice day!