【做信號鏈，你需要了解的高速信號知識（一）】為什么要使用LVDS或JESD204B標(biāo)準(zhǔn)？

信號鏈?zhǔn)沁B接真實世界和數(shù)字世界的橋梁。隨著ADC采樣率和采樣精度的提升，接口芯片的信號傳輸速度也越來越快，高速信號傳輸?shù)母鞣N挑戰(zhàn)慢慢浮現(xiàn)出來了。作為一個信號鏈設(shè)計或驗證工程師，這些基本概念你一定要知道。

相比傳統(tǒng)的CMOS傳輸技術(shù)，在信號鏈中引入LVDS或JESD204B，可以實現(xiàn)更高的信號傳輸速率，更低的功耗，具備更好的抗干擾性（信噪比更佳），而且線束數(shù)量會大幅降低。

LVDS（Low-Voltage Differential Signaling，低電壓差分信號）是美國國家半導(dǎo)體（National Semiconductor，NS，現(xiàn)TI）于1994年提出的一種信號傳輸模式的電平標(biāo)準(zhǔn)，它采用極低的電壓擺幅傳輸高速差分?jǐn)?shù)據(jù)，可以實現(xiàn)點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接，具有低功耗、低誤碼率、低串?dāng)_等優(yōu)點(diǎn)，已經(jīng)被廣泛應(yīng)用于串行高速數(shù)據(jù)通訊的各個場合，比較廣為人知的有筆記本電腦的液晶顯示，數(shù)據(jù)轉(zhuǎn)換器（ADC/DAC）的高速數(shù)字信號傳輸，汽車電子的視頻碼流傳輸?shù)取?/span>

JESD204是標(biāo)準(zhǔn)化組織JEDEC，針對數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件（FGPA）之間進(jìn)行數(shù)據(jù)傳輸，而制定的高速串行接口。JESD204采用CML（Current-Mode Logic）技術(shù)來傳輸信號，該標(biāo)準(zhǔn)的B修訂版支持高達(dá)12.5Gbps串行數(shù)據(jù)速率，并可確保JESD204鏈路具有可重復(fù)的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標(biāo)準(zhǔn)的廣泛支持，JESD204在高速轉(zhuǎn)換器和集成RF收發(fā)器的應(yīng)用中也變得更為常見。

圖1：各種低電平總線的對比

LVDS是一種電流驅(qū)動的高速信號，在發(fā)送端施加一個3.5mA的恒定電流源?？刂崎_關(guān)管的通斷，就可以使得發(fā)送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負(fù)載上實現(xiàn)+/-350mV的差分電壓變化，最高可實現(xiàn)3.125Gbps的高速數(shù)據(jù)傳輸。LVDS采用差分線的傳輸方式，會帶來幾個顯著的優(yōu)勢：

a. 允許發(fā)送端和接收端之間存在共模電壓差異（0-2.4V范圍內(nèi)）

b. 優(yōu)秀的抗干擾能力，信噪比極佳

c. 極低的電壓擺幅，功耗極低

圖2：LVDS的工作方式

傳統(tǒng)的LVDS采用同步時鐘的方式，使用一對差分時鐘，為最多三對數(shù)據(jù)信號提供時鐘參考。每個時鐘周期內(nèi)，每對數(shù)據(jù)傳輸7bits信息。需要用到SerDes芯片，在發(fā)送時，將并行信號通過并/串轉(zhuǎn)換，變成高速串行信號；在接收到高速串行信號時，使用串/并轉(zhuǎn)換，還原并行信號。

圖3：LVDS同步時鐘為數(shù)據(jù)提供參考

現(xiàn)在使用的LVDS也支持8b/10b SerDes來實現(xiàn)更高效的信號傳輸。這種傳輸方式不再需要用到時鐘信號，只需要傳輸Data信號就可以了，節(jié)省了一對差分線。通過8b/10b編碼，將8bit有效數(shù)據(jù)映射成10bit編碼數(shù)據(jù)，這個過程中雖然增加了25%的開銷，但可以確保數(shù)據(jù)里有足夠頻繁的信號跳變。在收到信號后，通過鎖相環(huán)（PLL）從數(shù)據(jù)里恢復(fù)出時鐘。這種傳輸架構(gòu)稱之為嵌入式時鐘（Embeded Clock）。8b/10b編碼還可以讓傳輸信號實現(xiàn)直流平衡（DC Balance），即1的個數(shù)和0的個數(shù)基本維持相等。直流平衡的傳輸鏈路可以串聯(lián)隔直電容，提升鏈路的噪聲和抖動性能。嵌入式時鐘和8b/10b被廣泛用于工業(yè)高速傳輸標(biāo)準(zhǔn)，比如PCIe、SATA、USB3等，也包括JESD204（CML）。

圖4：LVDS內(nèi)嵌時鐘的工作方式（圖片來源TI）

不同于LVDS的是，CML（Current-Mode Logic）采用電壓驅(qū)動的方式，在源端施加一個恒定的電壓Vcc。通過控制開關(guān)管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時鐘和8b/10b編碼，工作電壓比LVDS更高，同時在發(fā)送和接收芯片里使用均衡技術(shù)，以確保高速、長距離傳輸時仍具有很優(yōu)秀的誤碼率。使用CML技術(shù)的JESD204B可支持高達(dá)12.5Gbps的datarate，其最新的C版本甚至可以支持高達(dá)32Gbps data rate。

圖5：CML信號傳輸方式

那么，我們在設(shè)計高速接口芯片時，到底應(yīng)該使用LVDS還是CML（JESD204）呢？簡單的原則是，CML速率更高，而LVDS則功耗更低。

圖6：LVDS和CML的選擇

當(dāng)Data Rate低于2Gbps時，LVDS的應(yīng)用更為廣泛，其功耗更低，抗干擾強(qiáng)，較寬的共模電壓范圍讓互連的要求變得很低。LVDS還有支持多點(diǎn)互連的M-LVDS和B-LVDS標(biāo)準(zhǔn)，可以多節(jié)點(diǎn)互連，應(yīng)用場景非常豐富。當(dāng)Datarate高于3.125Gbps就必須要使用CML了。當(dāng)Data Rate在2G到3.125Gbps之間時，要綜合考慮功能性，性能，和功耗的平衡。比如說傳輸距離較長，但信號品質(zhì)要求又很高的時候，考慮用CML；傳輸距離較短，要求長續(xù)航，低功耗的時候，考慮用LVDS。

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