基于FPGA和DSP，如何設(shè)計(jì)一款接收機(jī)？

基于國產(chǎn)FPGA+DSP的接收機(jī)設(shè)計(jì)將是下述內(nèi)容的主要介紹內(nèi)容，通過這篇文章，小編希望大家可以對接收機(jī)的設(shè)計(jì)的相關(guān)情況以及信息有所認(rèn)識和了解，詳細(xì)內(nèi)容如下。

一、FPGA+DSP工作原理及特點(diǎn)介紹

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸入輸出模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。

DSP芯片，也稱數(shù)字信號處理器，是一種具有特殊結(jié)構(gòu)的微處理器。DSP芯片的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP 指令，可以用來快速地實(shí)現(xiàn)各種數(shù)字信號處理算法。根據(jù)數(shù)字信號處理的要求，DSP芯片一般具有如下的一些主要特點(diǎn)

（1） 在一個指令周期內(nèi)可完成一次乘法和一次加法。

（2） 程序和數(shù)據(jù)空間分開，可以同時訪問指令和數(shù)據(jù)。

（3） 片內(nèi)具有快速RAM，通?？赏ㄟ^獨(dú)立的數(shù)據(jù)總線在兩塊中同時訪問。

（4） 具有低開銷或無開銷循環(huán)及跳轉(zhuǎn)的硬件支持。

（5） 快速的中斷處理和硬件I/O支持。

（6） 具有在單周期內(nèi)操作的多個硬件地址產(chǎn)生器。

（7） 可以并行執(zhí)行多個操作。

（8） 支持流水線操作，使取指、譯碼和執(zhí)行等操作可以重疊執(zhí)行。

二、基于國產(chǎn)FPGA+DSP的接收機(jī)硬件電路設(shè)計(jì)

1、AD采集前端設(shè)計(jì)

AD采集前端通過兩路中頻SMA連接器接收外部輸入的中頻信號，經(jīng)過巴倫電路轉(zhuǎn)換為差分信號，而后經(jīng)過低通放大器和派衰減電路進(jìn)入ADC芯片，完成模數(shù)轉(zhuǎn)換，通過兩組16位并口總線送入FPGA進(jìn)行處理，其電路原理框圖如下圖所示。

AD采集前端電路結(jié)構(gòu)由國產(chǎn)某型號的ADG芯片及其外圍電路組成，F(xiàn)PGA通過SPI總線完成對ADC芯片的寄存器參數(shù)配置，ADC芯片則為FPGA提供模效轉(zhuǎn)換后的雙通道32位并口數(shù)據(jù)及輸出同步采樣時鐘，并且ADC芯片與FPGA采用同源的10 MHz輸入?yún)⒖紩r鐘。2、FPGA控制器設(shè)計(jì)

FPGA控制器將從ADC接收到的雙通道32位并口數(shù)據(jù)進(jìn)行STFT外理、將外理完的教據(jù)通村XNTE總線傳給后練的DSP、可以通討DR3:進(jìn)行數(shù)據(jù)緩存，上行千米網(wǎng)口和下行千米網(wǎng)口發(fā)送和接收相關(guān)數(shù)據(jù)、對RSD進(jìn)行存儲的讀寫操作，并且配置接收機(jī)的其他芯片參數(shù)，其電路原理框圖如下圖所示。

3、DSP設(shè)計(jì)

DSP需要完成對兩組32位并口STFT處理后數(shù)據(jù)的參數(shù)處理，這對DSP的運(yùn)算能力和速度有較高的要求。接收機(jī)開始工作時，系統(tǒng)初始化模塊對DSP進(jìn)行初始化，DSP對接收到的數(shù)據(jù)進(jìn)行門限檢測，如果大于門限，說明該信道中有信號存在，才會進(jìn)行后續(xù)的參數(shù)測量處理并將處理完的數(shù)據(jù)通過XINTF總線傳給FPGA: 如果小于門限，則認(rèn)為該信道無信號輸出，將該數(shù)據(jù)舍掉，DSP的門限檢測和參數(shù)處理流程如下圖所示。

4、RSSD存儲單元設(shè)計(jì)

傳統(tǒng)接收機(jī)并不具備存儲功能，這是本接收機(jī)設(shè)計(jì)的一大創(chuàng)新之處，能夠解決主機(jī)設(shè)備存儲容量不夠而需要擴(kuò)容的問題,。該RSSD芯片采用的是國產(chǎn)某型號的RSSD芯片，能提供2T的數(shù)據(jù)存儲空間。接收機(jī)開始工作時，系統(tǒng)初始化模塊對RSSD進(jìn)行初始化，當(dāng)RSSD接收到讀寫操作指令時，進(jìn)行后續(xù)的讀寫操作，若沒有接收到讀寫機(jī)作指令，則進(jìn)入待機(jī)模式，RSSD的工作流程如下圖所示。

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