隨著電子設(shè)備對在更小的封裝中進行更多處理的需求不斷增長，當今任何電源的首要任務(wù)都是功率密度。最流行的隔離式電源拓撲是反激式，但傳統(tǒng)反激式的漏電和開關(guān)損耗限制了開關(guān)頻率并阻礙了實現(xiàn)小解決方案尺寸的能力。幸運的是，有新的方法可以優(yōu)化反激式拓撲，以產(chǎn)生更高的效率，即使以更高的頻率進行開關(guān)也是如此。
限制傳統(tǒng)反激式拓撲效率的關(guān)鍵組件之一是無源鉗位。這是一個從開關(guān)節(jié)點到輸入電壓放置的電阻電容二極管 (RCD) 網(wǎng)絡(luò)。其目的是耗散變壓器漏感并減輕初級場效應(yīng)晶體管 (FET) 上的電壓應(yīng)力。問題是所有泄漏能量都被浪費并產(chǎn)生損耗。
這種鉗位方法的一個流行變體是有源鉗位反激式(圖 1)。它用有源 FET 和鉗位電容器取代了無源 RCD 鉗位。這種配置可以將泄漏能量存儲在電容器中，并在開關(guān)周期的后期小心地將其傳輸?shù)捷敵?，從而提高效率?
圖 1有源鉗位反激式提高了隔離電源設(shè)計的效率。
使用有源鉗位的另一個好處是，電流可以雙向流過鉗位 FET，從而實現(xiàn)初級 FET 的零電壓開關(guān) (ZVS)(圖 1 中的 Q L)。
要了解 ZVS 的重要性，您必須首先分析 Q L中的開關(guān)損耗。公式 1 計算對開關(guān)節(jié)點(Q L的漏極)寄生電容進行放電時 Q L的導(dǎo)通損耗(占總開關(guān)損耗的大部分) ：
P LOSS_SW =1/2 × C sw_total × (V sw ) 2 × f sw (公式 1)
其中，C sw_total是開關(guān)節(jié)點導(dǎo)通時的總電容，V SW是開關(guān)節(jié)點導(dǎo)通時的電壓，f SW是開關(guān)頻率。
由于當 V SW接近于零時，導(dǎo)通開關(guān)損耗幾乎被消除，因此可以在不增加開關(guān)損耗的情況下更快地進行開關(guān)。如果有源鉗位反激式工作在過渡模式下，您可以使用 Q H(圖 1 中的值)在變壓器的初級繞組中建立一些負磁化電流，然后使用該電流對開關(guān)節(jié)點電容進行放電。
除了泄漏能量之外，鉗位電容器還保存一些磁化能量。如圖2所示，調(diào)整Q H的導(dǎo)通時間可以使負磁化電流(I m- )流動，并在Q L導(dǎo)通之前將開關(guān)節(jié)點放電至零。
圖 2產(chǎn)生一些負磁化電流 (I m- ) 有助于實現(xiàn)零電壓開關(guān)(黃色：V SW;藍色：初級電流;綠色：次級電流)
I m-的量必須剛好足夠大以實現(xiàn) ZVS，而不是更多。公式 2 給出了 I m-的最小值：
I m- = – √ (C sw_total /L m ) × V in (公式 2)
過多的負電流將導(dǎo)致較高的磁芯損耗和較低的工作頻率。精確控制負電流量需要專用控制器，例如 Texas Instruments UCC28780。
將節(jié)點電容 C sw_total限制為最小值也很重要。較高的開關(guān)節(jié)點電容需要更多的負電流，這會增加磁芯損耗。公式 3 顯示了影響開關(guān)節(jié)點總電容的主要組件：
C sw_total = Coss_Q H + Coss_Q L + C Xfmer + C D_Boot + Coss反映 (公式 3)
其中 Coss_Q H是鉗位 FET (Q H ’s) 的總輸出電容，Coss_Q L是初級 FET (Q L )的輸出電容，C Xfmer是變壓器的寄生電容，CD_Boot是自舉二極管的寄生電容， Coss Reflected是同步整流器 FET 的反射輸出電容。
此設(shè)計中最關(guān)鍵的組件往往是兩個初級 FET，因此在選擇它們時必須仔細考慮。對于 ZVS，初級 FET (Q L )中的大部分損耗將是傳導(dǎo)損耗。因此，R DS(on)成為關(guān)鍵規(guī)格，但請記住，隨著 R DS(on)降低，其代價是 C oss增加，從而提高開關(guān)節(jié)點電容。在 Q L中追求超低導(dǎo)通電阻不會帶來最佳設(shè)計。 50W 至 100W 有源鉗位反激式設(shè)計的一個良好起點是選擇R DS(on)范圍為 150-350 mΩ 的Q L。
設(shè)計人員常犯的一個錯誤是為 Q L和 Q H選擇相同的 FET 。 Q H中的均方根(RMS)電流低于Q L中的電流，因此Q H可以承受更高的導(dǎo)通電阻。圖 3比較了使用優(yōu)化 FET 與使用具有極低導(dǎo)通電阻的 Q L和 Q H相同 FET 的情況。如您所見，通過優(yōu)化每個 FET，您可以以更低的成本獲得更高的效率和更低的功耗。為了實現(xiàn)更高的效率需求，您可以使用氮化鎵 FET 代替硅 FET 來進一步降低 C oss ，但這會增加成本。
圖 3與在有源鉗位設(shè)計中使用匹配 FET 相比，優(yōu)化 FET 的價格僅為三分之一，但效率更高，功耗更低。
您可以通過一種稱為二次諧振的技術(shù)來降低 Q H中的 RMS 電流，從而進一步提高效率。對于初級諧振，變壓器的漏感在變壓器退磁期間僅與鉗位電容器諧振。如圖4所示，次級諧振在輸出端使用簡單的電感電容濾波器，使漏感與添加的次級諧振電容器 (C sec_res ) 諧振，使得 C Clamp >> C sec_res /(初級與次級匝數(shù)比) 2 .
圖 4附加電路與變壓器的漏感產(chǎn)生次級諧振，以減少 Q H中的 RMS 電流。
圖 5顯示了具有初級諧振(左)和次級諧振(右)的相同電路。兩者均采用相同的規(guī)格，清楚地顯示次級諧振如何改變電流形狀并降低初級 RMS 電流。使用次級諧振可以降低變壓器初級繞組和 Q H中的傳導(dǎo)損耗。在輸入電壓較低且初級電流最高時，效率提升最大。在許多情況下，實施二次諧振可以在 90 V AC下將效率提高 1% 。
圖 5添加次級諧振電路(右)有助于降低初級 RMS 電流。 (黃色：V SW;藍色：初級電流;綠色：次級電流)
如果設(shè)計得當，有源鉗位反激式可以實現(xiàn)令人印象深刻的效率和功率密度。使用能夠以最佳負電流維持過渡模式運行的控制器至關(guān)重要。
下次設(shè)計有源鉗位反激式時，請記住優(yōu)化 FET 選擇以最小化開關(guān)節(jié)點電容以及添加次級諧振電路以提高效率和熱性能的重要性。
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