可編程多路A/D轉(zhuǎn)換芯片THS1206的原理及應(yīng)用

    摘要：THS1206是TI公司推出的可編程、多通道、低功耗、內(nèi)置FIFO的12位并行高速A/D轉(zhuǎn)換芯片。文章主要介紹了THS1206的主要特點(diǎn)、引腳功能、內(nèi)部結(jié)構(gòu)以及控制寄存器的功能和位定義。給出了以THS1206和DSP(TMS320C542)為核心構(gòu)成的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計方案。

    關(guān)鍵詞：可編程；多通道；高速；FIFO

１ 概述

ＴＨＳ１２０６有４個模擬信號輸入端，每個輸入端既可作為４個單獨(dú)的非極性信號的輸入通道，也可作為２個差分信號輸入通道，而且兩種方式可同時混合使用，具體的輸入通道模式可由內(nèi)部控制寄存器控制。ＴＨＳ１２０６采用５Ｖ單電源供電，內(nèi)置的１６字深度環(huán)形ＦＩＦＯ可存儲多次連續(xù)采集的數(shù)據(jù)，從而避免每次采集數(shù)據(jù)都要讀取。且在采集多次數(shù)據(jù)之后才通知ＣＰＵ讀取數(shù)據(jù)，減少了ＣＰＵ讀取數(shù)據(jù)的中斷次數(shù)，提高了系統(tǒng)的實時性。ＴＨＳ１２０６既可采用內(nèi)部標(biāo)準(zhǔn)電壓，也可采用外部輸入標(biāo)準(zhǔn)電壓，并可由內(nèi)部寄存器控制。 圖１為其引腳圖，各引腳定義如下：

ＡＩＮＰ、ＡＩＮＭ、ＢＩＮＰ、ＢＩＮＭ：模擬輸入通道，這四個引腳既可用做４個單獨(dú)的非極性模擬輸入信號，也可作為差分輸入通道Ａ和Ｂ的正負(fù)模擬信號輸入端。

ＡＶＤＤ、ＡＧＮＤ：ＡＤＣ模擬電壓和模擬地。

ＢＶＤＤ、ＢＧＮＤ：ＦＩＦＯ的數(shù)字電壓和數(shù)字地。

ＤＶＤＤ、ＤＧＮＤ：ＡＤＣ數(shù)字電壓和數(shù)字地。

ＣＯＮＶ ＣＬＫ?ＣＯＮＶＳＴ?：啟動轉(zhuǎn)換信號輸入端。

ＣＳ０、ＣＳ１：片選信號，低電平有效。

ＤＡＴＡ ＡＶ：ＡＤ轉(zhuǎn)換結(jié)束信號，數(shù)據(jù)輸出有效。

Ｄ０～Ｄ９：十位雙向數(shù)據(jù)線。

Ｄ１０／ＲＡ０：既可作為數(shù)據(jù)線Ｄ１０,也可作為內(nèi)部控制寄存器的地址線ＲＡ０。

Ｄ１１／ＲＡ１：既可作為數(shù)據(jù)線Ｄ１１,也可作為內(nèi)部控制寄存器的地址線ＲＡ１。

ＲＥＦＯＵＴ：２．５Ｖ參考電壓輸出。

ＲＥＦＩＮ：共模輸入?yún)⒖茧妷?，作為ＡＤ轉(zhuǎn)換的標(biāo)準(zhǔn)參考電壓，可直接將此引腳接至ＲＥＦＯＵＴ引腳以輸入２．５Ｖ標(biāo)準(zhǔn)電壓。

ＲＥＦＰ、ＲＥＦＭ：外部輸入?yún)⒖茧妷旱恼?fù)極接入。

ＲＤ、ＷＲ(Ｒ／Ｗ)：讀寫控制信號。

２ 內(nèi)部結(jié)構(gòu)及功能

２．１ 內(nèi)部結(jié)構(gòu)

ＴＨＳ１２０６內(nèi)部由采樣保持器、邏輯控制單元、控制寄存器、ＦＩＦＯ、參考電壓控制單元等部分組成。其內(nèi)部功能框圖如圖２所示。

ＴＨＳ１２０６有４路采樣保持器，可同時對４路信號進(jìn)行采樣保持，并按順序依次對各通道的采樣保持值進(jìn)行轉(zhuǎn)換。ＴＨＳ１２０６單個通道的最高采樣頻率可達(dá)６ＭＳＰＳ。同時采樣多個通道的模擬信號時，其采樣頻率與輸入信號的通道數(shù)有關(guān)。多通道采樣信號的采樣頻率與模擬信號的輸入通道數(shù)成反比。

２．２ 內(nèi)部控制寄存器

ＴＨＳ１２０６內(nèi)置２個控制寄存器（ＣＲ１和ＣＲ０），通過向內(nèi)部控制寄存器寫入特定的控制命令可設(shè)定ＡＤＣ的具體工作狀態(tài)。Ｄ１１／ＲＡ１和Ｄ１０／ＲＡ０兩個輸入引腳可作為內(nèi)部控制寄存器的地址線，通過輸入來選擇控制寄存器ＣＲ０或ＣＲ１。

ＣＲ０各位定義如下：

ＴＥＳＴ１、ＴＥＳＴ０：啟用測試功能，用于選擇ＡＤＣ 的測試電壓。ＴＨＳ１２０６有ＶＲＥＦＰ、（ＶＲＥＦＭ＋ＶＲＥＦＰ?／２、ＶＲＥＦＭ 三個測試電壓，通過測試３個不同電壓下的ＡＤ轉(zhuǎn)換值來檢查ＡＤ與ＣＰＵ的連接是否良好，并測試ＡＤ是否正常工作。ＴＨＳ１２０６處于測試模式時，ＤＡＴＡ ＡＶ輸出無效。ＴＨＳ１２０６從測試模式返回正常工作模式后，必須重新初始化。

ＳＣＡＮ：自動掃描模式。就是在有多個模擬信號輸入時，ＡＤＣ同時采樣各信號并同時保持各通道采樣值，然后依次對掃描的各采樣值進(jìn)行ＡＤ轉(zhuǎn)換。多通道輸入模擬信號時都采用自動掃描模式。ＳＣＡＮ為１，禁止自動掃描模式，ＳＣＡＮ為０?啟用自動掃描模式。

ＤＩＦＦ１、ＤＩＦＦ０：定義差分模擬信號輸入的通道數(shù)。

ＣＨＳＥＬ１、ＣＨＳＥＬ０：定義ＡＤＣ所有模擬信號輸入的通道數(shù)。

ＰＤ：節(jié)電模式選擇，ＰＤ＝‘１’? ＡＤＣ處于正常工作狀態(tài)，ＰＤ＝‘０’，ＡＤＣ處于節(jié)電模式。

ＭＯＤＥ：轉(zhuǎn)換模式選擇，ＭＯＤＥ ＝‘０’，ＡＤＣ處于連續(xù)轉(zhuǎn)換模式；ＭＯＤＥ＝‘１’?ＡＤＣ采用獨(dú)立的轉(zhuǎn)換模式。

ＶＦＥＦ：參考電壓選擇，ＶＦＥＦ＝‘０’，選擇內(nèi)部參考電壓；ＶＦＥＦ＝‘１’，選擇外部參考電壓。

控制寄存器ＣＲ１的各位定義如下：

ＲＢＡＣＫ：調(diào)試模式 ，ＰＢＡＣＫ＝‘０’，ＡＤＣ處于正常工作狀態(tài)，ＰＢＡＣＫ＝‘１’，ＡＤＣ處于調(diào)試狀態(tài)。當(dāng)ＡＤＣ處于調(diào)試狀態(tài)時，可依次讀取內(nèi)部控制寄存器ＣＲ１和ＣＲ０的值。

ＯＦＦＳＥＴ：零偏移補(bǔ)償模式，ＯＦＦＳＥＴ＝‘０’，ＡＤＣ處于正常工作狀態(tài)；ＯＦＦＳＥＴ＝‘１’，ＡＤＣ處于校準(zhǔn)補(bǔ)償模式。ＡＤＣ采用零偏移補(bǔ)償模式時，輸入模擬信號置為零電平并進(jìn)行轉(zhuǎn)換?轉(zhuǎn)換值（即零偏移補(bǔ)償值）存入內(nèi)部補(bǔ)償寄存器；而當(dāng)ＡＤＣ正常工作時，其轉(zhuǎn)換數(shù)值減去零偏移值以得到校正后的ＡＤ轉(zhuǎn)換值。通過零偏移補(bǔ)償有利于提高信號采集的準(zhǔn)確度。

ＢＩＮ／２ｓ：輸出數(shù)據(jù)表示模式，ＢＩＮ／２ｓ＝‘０’，輸出數(shù)據(jù)以補(bǔ)碼形式表示；ＢＩＮ／２ｓ＝‘１’，輸出數(shù)據(jù)以二進(jìn)制碼表示。

Ｒ／ Ｗ：讀寫選擇，Ｒ／ Ｗ為１時，ＷＲ為讀寫信號，ＲＤ輸入引腳禁止。Ｒ／ Ｗ為０時，ＲＤ輸入引腳為讀信號，ＷＲ輸入引腳為寫信號。

ＤＡＴＡ Ｐ：ＤＡＴＡ ＡＶ極性控制，ＤＡＴＡ Ｐ為１時，高電平有效，ＤＡＴＡ Ｐ為０時，低電平有效。

ＤＡＴＡ Ｔ：ＤＡＴＡ ＡＶ輸出方式控制，ＤＡＴＡ Ｔ為０時，ＤＡＴＡ ＡＶ為電平觸發(fā)；ＤＡＴＡ Ｔ為１時，ＤＡＴＡ ＡＶ為邊沿觸發(fā)。

ＴＲＩＧ１、ＴＲＩＧ０：設(shè)置ＦＩＦＯ觸發(fā)門限，通過ＴＲＩＧ１和ＴＲＩＧ０ 設(shè)置不同輸入通道時ＦＩＦＯ的觸發(fā)門限。

ＯＶＦＬ／ＦＲＳＴ：讀寫顯示信號，當(dāng)作為讀信號ＯＶＦＬ時，顯示ＦＩＦＯ的溢出狀態(tài)，ＯＶＦＬ為１時， 表示ＦＩＦＯ 沒有溢出，ＯＶＦＬ為０時，ＦＩＦＯ溢出。當(dāng)作為寫信號ＦＲＳＴ時，復(fù)位ＦＩＦＯ，對ＦＲＳＴ寫入１可復(fù)位ＦＩＦＯ。

ＲＥＳＥＴ：復(fù)位信號，對該位寫１，將對內(nèi)部控制寄存器ＣＲ１、ＣＲ０設(shè)置復(fù)位值，同時也對ＦＩＦＯ和補(bǔ)償寄存器復(fù)位。

應(yīng)當(dāng)注意的是，在ＡＤＣ正常工作前，必須對其內(nèi)部控制寄存器初始化，并設(shè)定其具體的工作模式。初始化的流程如圖３所示。

２．３ ＦＩＦＯ的使用

ＴＨＳ１２０６內(nèi)置一個靈活的環(huán)形ＦＩＦＯ，ＡＤ轉(zhuǎn)換數(shù)據(jù)可直接寫入ＦＩＦＯ?最多可存入１６個字。使用內(nèi)部ＦＩＦＯ 時，ＡＤＣ無需每采樣一次都產(chǎn)生中斷，因而可減少微處理器讀取采樣數(shù)據(jù)的中斷次數(shù)。為了控制ＦＩＦＯ的讀寫，ＦＩＦＯ用其設(shè)置的讀指針來指示下一讀取數(shù)據(jù)的位置?而用內(nèi)置的寫指針來指示最后一次采樣數(shù)據(jù)放置的位置。若有多個模擬信號輸入，各個通道的轉(zhuǎn)換值依次寫入ＦＩＦＯ中。通過內(nèi)部寄存器控制ＦＩＦＯ的觸發(fā)門限，觸發(fā)門限設(shè)定存入采樣數(shù)據(jù)的深度，存入數(shù)據(jù)達(dá)到此深度時，ＤＡＴＡ ＡＶ有效。

２．４ ＡＤ轉(zhuǎn)換

ＴＨＳ１２０６通過內(nèi)部控制寄存器來設(shè)置ＡＤＣ的轉(zhuǎn)換模式是單獨(dú)轉(zhuǎn)換模式，還是連續(xù)轉(zhuǎn)換模式。單獨(dú)轉(zhuǎn)換模式時，啟動內(nèi)部振蕩電路產(chǎn)生內(nèi)部時鐘。在外部輸入ＣＯＮＶＳＴ的下降沿觸發(fā)ＡＤＣ采樣，并保持各模擬輸入信號，同時依次對各信號進(jìn)行轉(zhuǎn)換并存入ＦＩ-ＦＯ。ＡＤ轉(zhuǎn)換開始到ＤＡＴＡ ＡＶ有效的時間段為轉(zhuǎn)換時間，轉(zhuǎn)換時間大小為ＡＤＣ內(nèi)部振蕩器產(chǎn)生的內(nèi)部時鐘和ＦＩＦＯ觸發(fā)門限的乘積。當(dāng)轉(zhuǎn)換時間達(dá)到ＦＩＦＯ的觸發(fā)門限時間時，數(shù)據(jù)存入ＦＩＦＯ，此時，ＤＡＴＡ ＡＶ輸出有效，以通知微處理器讀取數(shù)據(jù)。輸入不同模擬信號通道時，ＦＩＦＯ的觸發(fā)門限不同，通過內(nèi)部控制寄存器ＣＲ１中的控制位ＴＲＩＧ１、ＴＲＩＧ０可設(shè)定具體的ＦＩＦＯ觸發(fā)門限。相鄰ＣＯＮＶＳＴ的輸入時間應(yīng)足夠長，以保證ＡＤＣ在此時間內(nèi)完成ＡＤ轉(zhuǎn)換。

ＡＤＣ處于連續(xù)轉(zhuǎn)換模式時，內(nèi)部振蕩電路關(guān)閉。外部時鐘信號可輸入ＣＯＮＶ ＣＬＫ引腳，并在ＣＯＮＶ ＣＬＫ的上升沿觸發(fā)ＡＤ轉(zhuǎn)換，以便ＡＤＣ依次采集保持各輸入信號。轉(zhuǎn)換時間為外部輸入時鐘信號和ＦＩＦＯ觸發(fā)門限的乘積。經(jīng)過觸發(fā)門限時間后，其轉(zhuǎn)換值存入ＦＩＦＯ，ＤＡＴＡ ＡＶ有效，以通知ＣＰＵ讀取數(shù)據(jù)。此時ＣＰＵ讀取的數(shù)據(jù)為一段ＡＤ采集數(shù)據(jù)，數(shù)據(jù)個數(shù)等于觸發(fā)門限值。

３ 采集系統(tǒng)構(gòu)成

利用ＴＨＳ１２０６和ＴＭＳ３２０Ｃ５４２構(gòu)成的數(shù)據(jù)采集系統(tǒng)如圖４所示，ＡＤＣ作為ＤＳＰ的Ｉ／Ｏ存儲空間。通過設(shè)定控制寄存器使ＡＤＣ處于連續(xù)轉(zhuǎn)換模式，ＤＳＰ的緩存串口輸出時鐘作為ＡＤＣ的輸入時鐘，并用其上升沿觸發(fā)ＡＤＣ轉(zhuǎn)換。ＤＡＴＡ ＡＶ連接ＴＭＳ３２０Ｃ５４２的外部中斷引腳，ＡＤＣ轉(zhuǎn)換數(shù)據(jù)存入ＦＩＦＯ，在溢出時發(fā)出中斷，然后由ＤＳＰ響應(yīng)中斷并讀?。桑峡臻g?即ＦＩＦＯ?的數(shù)據(jù)。