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[導(dǎo)讀]筆者用AD9786設(shè)計(jì)的多通道陣列信號(hào)產(chǎn)生器利用了AD9786高精度、高速、直接中頻調(diào)制等特性,實(shí)踐證明能夠很好的模擬空間陣列信號(hào),具有較高的精度,較好的靈活性和可靠性。

1 概述
    AD9786是Analog Devices公司開(kāi)發(fā)的一款面 向GSM、CDMA2000和WCDMA基站應(yīng)用,基于 CMOS工藝的帶有參數(shù)可調(diào)數(shù)據(jù)內(nèi)插功能和信號(hào)處理特征的16bit高速、高性能數(shù),模轉(zhuǎn)換器。該電路集成了數(shù)字中頻調(diào)制模塊和希爾伯特變換器,提供了方便的帶寬設(shè)置和可選的邊帶抑制功能??蛇x的數(shù)據(jù)內(nèi)插濾波器簡(jiǎn)化了對(duì)不同輸入數(shù)據(jù)率數(shù)據(jù)輸入的應(yīng)用,同時(shí)也利用了過(guò)采樣的性能增益。提供的2路數(shù)據(jù)通道可靈活地配置成1路或2 路輸入,實(shí)部或虛部輸出。靈活的時(shí)鐘接口可以接收一系列輸入類型的時(shí)鐘信號(hào),如1Vp-p正弦波、 CMOS和LVPECL電平信號(hào),同時(shí)還有單端和差分 2種輸入方式。內(nèi)部的時(shí)鐘模塊可以產(chǎn)生所需要的數(shù)據(jù)接口時(shí)鐘頻率。同時(shí)提供了支持單端和差分應(yīng)用的差分電流輸出,滿量程電流可達(dá)10mA~ 20mA。該器件還有1個(gè)串行控制接口,可提供方便的參數(shù)設(shè)置功能,通過(guò)對(duì)內(nèi)部寄存器的操作實(shí)現(xiàn)了靈活多樣的應(yīng)用模式選擇,可以根據(jù)用戶的需求選擇不同的應(yīng)用模式。

2 AD9786的特性
   
圖l示出AD9786的功能框圖。


    該電路具有以下特征:
    16bit分辨率;
    可選的2x,4x,8x內(nèi)插濾波器;
    可選的fDAC/2,fDAC4,fDAC/8調(diào)制模式;
    2個(gè)輸入數(shù)據(jù)通道,在具體應(yīng)用中輸入數(shù)據(jù)通道可以靈活配置;
    可選的鏡頻抑制希爾伯特變換;
    直接中頻變換;
    串行控制接口。

3 AD9786的工作模式
   
在實(shí)際應(yīng)用中,大部分情況是2個(gè)或多個(gè)器件應(yīng)用。在這種AD9786被用來(lái)合成多數(shù)據(jù)通路的場(chǎng)合,確保輸入到AD9786中的數(shù)據(jù)被多個(gè)AD9786 同步鎖定是十分必要的。同時(shí)在復(fù)信號(hào)的處理應(yīng)用中,數(shù)字相位的調(diào)節(jié)也是2個(gè)AD9786工作所需要的。為了滿足數(shù)據(jù)同步和相位合成的需要,只能有1 個(gè)AD9786被配置為主模式器件,為其他配置成從模式的AD9786提供1個(gè)參考時(shí)鐘。在同步使用過(guò)程中作為主模式器件輸出參考時(shí)鐘的引腳和從模式的AD9786的DATACLK/PLL_LOCK引腳必須直接相連。同時(shí)所有的主模式和從模式AD9786都必須使用同一差分時(shí)鐘源。

    當(dāng)AD9786被配置成主模式器件時(shí),生成的參考時(shí)鐘有DATACLK Master和:Modulator Master模 式。在這2種模式下DATACLK/PLL_LOCK引腳都作為時(shí)鐘輸出引腳。AD9786的默認(rèn)工作模式是 DATACILK Master模式。在該模式下,差分時(shí)鐘輸入 腳(腳5,腳6)作為DAC的采樣時(shí)鐘輸入。DATA- CLK/PLL_LOCK引腳被作為同步數(shù)據(jù)輸出時(shí)鐘引腳使用。其輸出是輸入差分時(shí)鐘除以內(nèi)插倍數(shù)。而在 Modulator Master模式下,DATACLK/PLL_LOCK引 腳輸出的是1個(gè)輸入差分時(shí)鐘經(jīng)過(guò)16倍分頻之后的方波。

    工作在Modulator Master模式下的AD9786內(nèi) 部有1個(gè)工作在DACCLK時(shí)鐘頻率的擁有16個(gè)有限狀態(tài)的狀態(tài)機(jī)。該狀態(tài)機(jī)產(chǎn)生所有的內(nèi)部、外部時(shí)鐘和調(diào)制相位。這時(shí)DATACLK/PLL_LOCK引腳輸出的時(shí)鐘稱為MODCLK。該時(shí)鐘的上升沿是設(shè)置內(nèi)部狀態(tài)機(jī)狀態(tài)為零的時(shí)刻。

    當(dāng)AD9786工作在Modulator Master模式時(shí),輸入數(shù)據(jù)必須和MODCLK時(shí)鐘、差分輸入CLKIN同步。在8x內(nèi)插模式下,每8個(gè)CLKIN時(shí)鐘的上升沿鎖存1個(gè)數(shù)據(jù);在4x內(nèi)插模式下,每4個(gè)CLKIN時(shí)鐘的上升沿鎖存1個(gè)數(shù)據(jù);在2x內(nèi)插模式下,每2 個(gè)CLKIN時(shí)鐘的上升沿鎖存1個(gè)數(shù)據(jù)。為了滿足數(shù)據(jù)建立時(shí)間和保持時(shí)間的需要,同時(shí)也為了數(shù)據(jù)同步的需要,AD9786提供了1個(gè)DATAADJ寄存器用來(lái)將MODCLK時(shí)鐘輸出前移或后移1個(gè)或幾個(gè) DACCLK時(shí)鐘周期,最大可移動(dòng)的具體時(shí)鐘周期數(shù)和所選擇的內(nèi)插倍數(shù)有關(guān)。在Modulator Master模式 下,鎖數(shù)據(jù)的CLKIN時(shí)鐘時(shí)刻固定,輸出的MOD- CLK根據(jù)所選擇的DATAADJ參數(shù)而前后移動(dòng)。

    當(dāng)AD9786被設(shè)置為從模式器件時(shí),根據(jù)所處工作模式的不同可以分為Modulator Slave模式和 DATACLK Slave模式。在這2種工作模式下DAT- ACLK/PLL_LOCK引腳作為時(shí)鐘輸入腳。當(dāng)AD9786 工作在Modulator Slave模式時(shí),根據(jù)主模式器件生 成的參考時(shí)鐘MODCLK來(lái)設(shè)置狀態(tài)機(jī)的零狀態(tài)從而使得從模式器件的數(shù)據(jù)鎖存和調(diào)制相位能夠和主模式器件同步。通過(guò)AD9786中的MODADJ寄存器設(shè)置調(diào)制系數(shù)來(lái)調(diào)節(jié)AD9786的調(diào)制相位,可調(diào)的相位數(shù)和所選擇的調(diào)制倍數(shù)有關(guān)。

    和Modulator Master模式的情況相同,在Modu- latm Slave模式下的從模式AD9786的輸入數(shù)據(jù)必 須和差分時(shí)鐘輸入CLKIN以及輸入的MODCLK同步。在Modulator Master模式下,輸入數(shù)據(jù)鎖存的 CLKIN時(shí)刻是不變的,輸出的MODCLK時(shí)鐘前后移動(dòng)。而在Modulator Slave模式下MODCLK時(shí)鐘作為 輸入是不變的,通過(guò)改變DATAADJ寄存器的數(shù)值將會(huì)改變鎖數(shù)據(jù)的CLKIN鎖存數(shù)據(jù)時(shí)刻。在DAT- ACLK Slave模式下,從模式器件使用從DATACLK/ PLL_LOCK輸入的時(shí)鐘作為它們的數(shù)據(jù)輸入時(shí)鐘。

4 在8通道陣列信號(hào)發(fā)生器中的應(yīng)用

    實(shí)際設(shè)計(jì)中需要模擬的是8路的陣列信號(hào)。根據(jù)設(shè)計(jì)需要,在本陣列信號(hào)模擬發(fā)生器電路中使用了8個(gè)工作在Modulator Slave模式下的AD9786, 同時(shí)使用1個(gè)Xilinx公司的Spartan IIE FPGA作 為主模式器件。在系統(tǒng)中,主機(jī)負(fù)責(zé)模擬并產(chǎn)生65 536點(diǎn)的周期通信基帶信號(hào)數(shù)據(jù)。FPGA主要負(fù)責(zé)與PCI橋路PCI5920的接口通信以讀取主機(jī)的命令和來(lái)自主機(jī)的通信基帶信號(hào)數(shù)據(jù),并將所讀取的數(shù)據(jù)存儲(chǔ)在模擬器上的大容量SDRAM中。當(dāng)系統(tǒng)工作時(shí),F(xiàn)PGA將SDRAM中存儲(chǔ)的數(shù)據(jù)輸入到 AD9786并提供1個(gè)MODCIJK時(shí)鐘作為AD9786 的調(diào)制同步時(shí)鐘,同時(shí)它還負(fù)責(zé)對(duì)AD9786的控制模式寄存器進(jìn)行配置。AD9786工作在8x內(nèi)插模式下,使用80MHz的DACCLK差分時(shí)鐘,通過(guò)設(shè)置 MODADJ來(lái)改變調(diào)制相位,通過(guò)DATAADJ來(lái)改變數(shù)據(jù)鎖定的時(shí)刻以保證多路輸人數(shù)據(jù)之間的同步關(guān)系。8通道陣列信號(hào)模擬發(fā)生器結(jié)構(gòu)框圖如圖2 所示。

    筆者用AD9786設(shè)計(jì)的多通道陣列信號(hào)產(chǎn)生器利用了AD9786高精度、高速、直接中頻調(diào)制等特性,實(shí)踐證明能夠很好的模擬空間陣列信號(hào),具有較高的精度,較好的靈活性和可靠性。

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