0．5μm CMOS帶隙基準電路設(shè)計

1 引言
    基準電壓源是模擬電路設(shè)計廣泛采用的一個關(guān)鍵模塊．可提供高精度和高穩(wěn)定度基準量電源。該基準電壓源與電源、工藝參數(shù)和溫度相關(guān)性很小，但產(chǎn)生的基準電壓精度、溫度穩(wěn)定性和抗噪聲干擾能力直接影響整個電路系統(tǒng)的精度和性能。因此，設(shè)計高性能基準電壓源具有重要意義。
    1971年Robert Widla提出帶隙基準電壓源技術(shù)以來，相對其他類型的基準電壓源而言，帶隙基準電壓源以其低溫度系數(shù)、低電源電壓，可與標準CMOS工藝相兼容的特點，廣泛應(yīng)用于集成電路翻?，F(xiàn)以帶隙基準電壓源的產(chǎn)生原理為基礎(chǔ)，提出了一種具有良好自啟動和低功耗特性的CMOS帶隙基準電壓源。該帶隙基準電壓源用于BLVDS總線收發(fā)器電路，主要為BLVDS總線驅(qū)動器、接收器提供所需的1．25 V偏置電壓。

2 帶隙基準電源的電路結(jié)構(gòu)
2．1 帶隙基準電源核心電路
    帶隙基準電源的原理是將兩個具有相反溫度系數(shù)(TCs)的量以適當?shù)臋?quán)重相加，其結(jié)果顯示為零溫度系數(shù)。例如：對于隨溫度向相反方向變化的電壓V1和V2，選取α1和α2，使得αaV1/aT+α2aV2/aT=0。這樣可得到具有零溫度系數(shù)的電壓基準：Vref=α1V1+α2V2。
    通常，帶隙基準電路采用雙極晶體管實現(xiàn)，其基極一發(fā)射極電壓Vbe具有負溫度系數(shù)，而熱電壓(Vt=KT/q)具有正溫度系數(shù)。圖1給出利用雙極晶體管產(chǎn)生的一個零溫度系數(shù)基準。其輸出電壓Vref=Vbe+KVt(K是玻爾茲曼常量，Vt為熱電壓)。

2．2 帶隙基準啟動電路
    在與電源無關(guān)的偏置電路中有一個很重要的問題就是存在“簡并”偏置點。因此需要在電路中增加啟動電路。以驅(qū)使電路擺脫“簡并”偏置點。圖2給出簡單的偏置電路。當電源上電時，所有晶體管的傳輸電流均為零。

    圖3給出帶自啟動特性的偏置電路。圖中增加了二極管連接器件VM5。上電時VM5提供了從VDD經(jīng)VM0，VM5，VM2及R0到地的電流通路，使電路不再保持關(guān)斷，從而擺脫了“簡并”點。一旦電路正常工作，啟動電路中各支路都沒有電流通過，不會引起額外功耗。為了仔細分析和模擬啟動問題，不僅在直流掃描仿真中要求電源電壓從零伏開始上升．而且在瞬態(tài)仿真中也要求電源電壓從零伏開始上升。另外，還必須在每個電源電壓下檢查電路特性。在較為復(fù)雜的電路中，可能存在不止一個“簡并”點。

3 提出的帶隙基準電路
3．1 啟動電路實現(xiàn)
    由于電路采用共源共柵結(jié)構(gòu)，因此為了防止電路工作在零偏置點，增加啟動電路，使A6節(jié)點偏置，注入電流也可使電路擺脫“簡并”點而正常工作。圖4給出帶隙基準電壓源電路。VDD經(jīng)VM6，VM7，VM12為一條到地通路，A4節(jié)點拉高，經(jīng)過反相器，A5節(jié)點為低，使VM8啟動并向A6節(jié)點注入電流，從而使核心電路擺脫零偏置開始工作，完成啟動。當電路開始正常工作時，VM5經(jīng)過VM4的鏡像電流，使A3節(jié)點拉高。當VM13啟動后，A4節(jié)點拉低，A5節(jié)點經(jīng)反相為高，促使VM8關(guān)斷，啟動電路停止工作。
3．2 核心電路實現(xiàn)方法
    圖4給出帶隙基準電壓源電路。該電路的核心，是通過采用共源共柵結(jié)構(gòu)保證了A1和A2節(jié)點的電壓相等，因而在一定程度上增加了整個電路的電源抑制比。假設(shè)VM3和VM4，VM9和VM10均為寬長比相等的對管，則采用共源共柵結(jié)構(gòu)，可使流過雙極晶體管VQ1的電流等于流過雙極晶體管VQ2的電流，即I1=I2。由此可得：

式中：Is為飽和電流；Vbe為雙極晶體管的基極一發(fā)射極正偏電壓Vbe=Vtln(I/Is)；V1=KT/q；K為玻爾茲曼常量；T為絕對溫度；q為電子電荷。
    依據(jù)Vbe和Vt的溫度系數(shù)，選擇合適的Vt系數(shù)，以得到零溫度的基準系數(shù)。在該電路中取VQ1，VQ2的發(fā)射結(jié)面積之比為8：1，即IS1/IS2=8。
3．3 反饋回路
    在帶隙基準電源電路中增加負反饋回路會增加系統(tǒng)輸出的穩(wěn)定性，并在一定程度上提高電路的電源抑制比δPSRR。圖4中所示，假設(shè)Vref節(jié)點的電壓升高，VM1的漏源電壓減小，導(dǎo)通程度減弱，IVM1減小。通過VM14和VM15，VM2和VM3，VM4的鏡像結(jié)構(gòu)，I1和I2都有減小的趨勢。由式(1)可得Vref減小，從而穩(wěn)定輸出電壓Vref。

4 仿真結(jié)果
    采用SYNOPSYS公司的HSPICE電路仿真。圖5給出啟動過程的仿真結(jié)果。圖6給出Vref，δPSRR和帶隙基準電源隨溫度變化特性仿真結(jié)果。其電源電壓VDD=3．3V±10％；仿真溫度范圍為-45℃～+85℃。仿真的corner包括：ff(fast model)，tt(typical model)，ss(slow model)。仿真結(jié)果表明，在VDD=3．3 V，T=25℃時，輸出電壓Vref=1．25V：在溫度范圍為-45℃～+85℃時，溫度系數(shù)為20 pm／℃；低頻下的δPSRR=一58．3 dB。

5 結(jié)語
    隨著CMOS工藝的發(fā)展，采用CMOS工藝設(shè)計高性能、低功耗、低成本的高速電路。該設(shè)計采用華潤上華0．5μmCMOS工藝，運用帶隙基準原理，設(shè)計出輸出穩(wěn)定的帶隙基準電路。該電路用于BLVDS總線收發(fā)器，主要為BLVDS總線驅(qū)動器、接收器提供所需的偏置電壓。HSPICE仿真結(jié)果表明，在電源電壓VDD=3．3V，溫度為25℃時，Vref=1．25 V。在溫度范圍為一45℃～+85℃，輸出電壓溫度系數(shù)為20 pm／℃，在低頻時電源電壓抑制比為一58.3 dB。