快速響應FSK控制環(huán)路系統(tǒng)的模擬前端

時間：2009-03-25 11:43:01

關鍵字：控制環(huán)路 FSK 模擬前端 ADC

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[導讀]本文給出了快速響應FSK控制環(huán)路模擬前端的詳細設計方案。用兩片MAX176 ADC分別量化兩個輸入通道并控制FSK調(diào)制器的PLL。這一獨特、簡單的結(jié)構將電路尺寸和環(huán)路延遲時間降至最小，從而得到一個簡單的FSK調(diào)制器。文中介紹了部份經(jīng)過測試的基本控制回路。

本文給出了快速響應FSK控制環(huán)路模擬前端的詳細設計方案。用兩片MAX176 ADC分別量化兩個輸入通道并控制FSK調(diào)制器的PLL。這一獨特、簡單的結(jié)構將電路尺寸和環(huán)路延遲時間降至最小，從而得到一個簡單的FSK調(diào)制器。文中介紹了部份經(jīng)過測試的基本控制回路。

控制回路基礎

FSK控制回路的模擬前端包括三個主要部件：ADC、鎖相環(huán)(PLL)、壓控振蕩器(VCO) (圖1)。ADC對輸入信號進行數(shù)字化處理并控制PLL。PLL鎖定頻率并穩(wěn)定VCO ，VCO針對給定電壓輸出一個特定頻率?？偠灾?，這些電路將某一模擬電壓轉(zhuǎn)換成一個調(diào)制頻率。FSK是一種結(jié)構簡單且響應速度快的調(diào)制方案。

原理圖設計及器件選型

圖2為模擬前端的結(jié)構框圖和主要組件，該設計中的ADC有兩個功能：數(shù)字化輸入信號、利用ADC輸出控制PLL。這種方法可減少元器件數(shù)目，縮小環(huán)路延遲時間，從而簡化設計。這里，輸入信號通過兩個12 位ADC MAX176進行數(shù)字化處理。

使用ADC控制PLL時需要正確選擇PLL，并不是所有PLL都適合該設計。這里選用Motorola的MC145151 PLL，因為該器件允許以并行方式裝載控制數(shù)據(jù)。MC145151也工作在設計頻率范圍內(nèi)：12.0MHz至12.5MHz。選擇1MHz晶振用于MC145151 PLL，divide-by-R配置為000 (divide-by-8)。得到的PLL步長是125kHz (1MHz / 8 = 125kHz)。PLL 的divide-by-N設置為00000001100xxx。divide-by-N設置為5個數(shù)值中的一個(最后三位由ADC的數(shù)字輸出設置)。得到的5個數(shù)值是96、97、98、99和100。

本設計使用MiniCircuits POS-25 VCO，因為它在12.0MHz至12.5MHz范圍內(nèi)保持線性。

另外，四路雙輸入與非門IC (74HC00)和雙路4位計數(shù)器(74HC393)為ADC增加時序邏輯，將MAX176配置為連續(xù)轉(zhuǎn)換狀態(tài)。8位移位寄存器(74HC595)用來移出并行格式的ADC數(shù)據(jù)。帶緩沖的可調(diào)比例、3位R2R DAC可縮短鎖定時間，并放寬鎖相環(huán)對濾波器指標要求。用R2R梯形結(jié)構實現(xiàn)分立的3位DAC，DAC的標稱輸出對進入VCO的電壓進行微調(diào)。求和放大器(MAX474)用來對三個電壓求和，分別是：

3位R2R DAC的輸出，該輸出被調(diào)整至由ADC輸出設置的微調(diào)電壓，并與粗調(diào)電壓相加。這一過程使VCO輸入電壓接近特定輸出頻率對應的電壓。
粗調(diào)電壓，該電壓是預先設定好的，其值接近VCO頻率預先確定的電壓。
相位檢測電壓，該電壓由鎖相環(huán)設置，并與微調(diào)和粗調(diào)電壓相加。其目的是調(diào)整最終電壓以將VCO鎖定到指定頻率。

用三個電壓之和(而不是僅僅依靠相位檢測器輸出)設置VCO，將大大減小PLL鎖定時間。

當兩個ADC對接踵而來的信號進行數(shù)字化時，它們的組合串行輸出可能是四個值當中的一個。輸入ADC的EOC信號用來表示一個新的12位字的起點。從而得到以下五種可能的位配置(并得到五種除法值)：

1XX - 或除以100或更大的數(shù)，適合VCO輸出頻率大于12.5MHz
(增量為1MHz / 8 = 125kHz，125kHz x 100 = 12.5MHz)

000 - 或除以96，適合VCO輸出頻率為12.0MHz
(增量為1MHz / 8 = 125kHz，125kHz x 96 = 12.0MHz)

001 - 或除以97，適合VCO輸出頻率為12.125MHz
(增量為1MHz / 8 = 125kHz，125kHz x 97 = 12.125MHz)

010和011時重復這一方法。如果知道是哪個ADC中的哪一位，可以很容易地確定對應于位格式的頻率。使用MAX176時，EOC信號的上升沿表明下個時鐘周期輸出將出現(xiàn)一個新字。接收FSK數(shù)據(jù)時，必須進行適當?shù)慕獯a。

ADC選擇依據(jù)

ADC的選擇取決于幾個具體設計參數(shù)。針對本設計而言，被數(shù)字化的信號其帶寬相對較低(不到5kHz)。選擇12位ADC 如MAX176時，采樣速率為250ksps或更高，留下很大的信號余量。這里對非線性指標要求不太精確，低功耗特性有助于便攜式應用；然而該設計適合連續(xù)轉(zhuǎn)換。由于不需要微型控制器，因此簡化了ADC接口。許多新型ADC提供了可降低功耗、節(jié)省空間，并簡化微型控制器接口的方案。MAX1286便是具備這些特點的ADC，這一雙通道12位ADC采用8引腳SOT23封裝。
控制邏輯電路需要串行輸出ADC，但是，如果帶有其它邏輯電路，如并行-串行移位寄存器，那么也可以使用并行輸出ADC。滿足設計要求，具備更高采樣率的ADC是MAX1304，它是高速、12位、多路、同時采樣ADC，并行輸出。

為實現(xiàn)精確測量，可以使用分辨率更高的SAR ADC，如MAX1069 (14位)或MAX1169 (16位)。這些多路ADC具有較高的直流精度(±1 LSB的INL和DNL)、較大的動態(tài)范圍(90dB的SNR)，以及可選的I2C、SPI或并行接口。

為進行原型設計和基本驗證，本設計使用了兩片MAX176 ADC。MAX176采用DIP封裝，易于在面包板上測試。ADC包括內(nèi)部采樣/保持電路，0.4μs 采集時間、內(nèi)部基準、3.5μs (最大)轉(zhuǎn)換時間以及低至148mW的功耗。

總結(jié)

該設計開發(fā)了一個硬件連接的FSK控制回路，工作在連續(xù)模式下，以有限的延遲時間發(fā)送低頻帶數(shù)據(jù)。ADC對數(shù)據(jù)進行數(shù)字化處理，ADC輸出作為控制位控制PLL，從而得到一個簡潔、緊湊、元件數(shù)最少的FSK解決方案。為使延遲時間最小，將粗調(diào)和細調(diào)電壓與相位檢測器輸出相結(jié)合，使PLL鎖定時間減到最小。ADC、PLL或VCO的選型取決于具體應用。