基于DDS技術的線性調(diào)頻信號的生成

直接數(shù)字頻率合成是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。DDS把一系列數(shù)字量形式的信號通過數(shù)模轉換器(DAC)轉換成模擬量形式的信號，其基本結構如圖1所示。

DDS由相位累加器、加法器、波形存儲器(ROM)、數(shù)字乘法器、D／A轉換器和低通濾波器(LPF)組成。DDS的核心是相位累加器，由一個加法器和一個相位寄存器(REG)級聯(lián)構成。在參考時鐘fc的控制下，相位累加器對頻率控制字K進行線性累加，輸出的和再與相位控制字P相加后作為地址，對ROM進行尋址。ROM中存放的是經(jīng)過采樣、量化處理后的某種周期性連續(xù)信號一個周期波形的幅度值，也就是與一個周期的相位采樣相對應的函數(shù)波形查找表，不同的相位地址對應這種周期信號的不同幅度值編碼。ROM輸出的幅度值編碼通過數(shù)字乘法器被幅度控制字A加權，加權后的幅度值編碼經(jīng)D／A轉換器變成相應的階梯波，再經(jīng)低通濾波器平滑后就可以得到所合成信號的模擬波形。合成的信號波形取決于ROM中存放的幅度值數(shù)據(jù)，因此用DDS可以產(chǎn)生任意波形。

設相位累加器的字長為N，則DDS的輸出頻率fo和頻率分辨率(即最小輸出頻率)△fmin分別為：

只要N足夠大，DDS可以得到很小的頻率分辨率。要改變DDS的輸出頻率，只要改變頻率控制字K即可。

值得注意的是，根據(jù)Nyquist采樣定理，在對連續(xù)信號進行采樣的一個周期內(nèi)，采樣頻率不能改變，故利用DDS進行信號合成時，在信號合成的一個周期內(nèi)，頻率控制字K不能發(fā)生變化，也就是K在每次改變之前至少應該持續(xù)2N／K個DDS時鐘周期，即2N／K／fc。

通過改變相位控制字P可以控制輸出信號的相位參數(shù)，設相位加法器的字長為M，當相位控制字由0變到P(P≠0)時，ROM的輸入為相位累加器的輸出與相位控制字P之和，因此其輸出的幅度值相位會增加2πP／2M，從而使最后輸出的模擬信號產(chǎn)生相移。

DDS輸出信號的幅度可以通過在ROM之后加入一個數(shù)字乘法器來實現(xiàn)，幅度控制字A起到對ROM所輸出的幅度值編碼進行加權的作用。

由此可見，當DDS的相位累加器字長和相位加法器字長確定后，通過改變K，P，A就可以有效地控制DDS輸出的模擬信號的頻率、相位租幅度，這就是DDS技術的調(diào)制特性。

2 VHDL語言實現(xiàn)的DDS

為簡單起見，下面所描述的DDS僅設置了頻率控制字K，相位控制字P和幅度控制字A都未予以考慮，其處理可以類推。DDS的輸出為正弦波信號。

由于正弦波關于π奇對稱，關于π／2與3π／2偶對稱，因此波形存儲器(ROM)中只需存儲其1／4個周期的幅度值編碼。具體地，ROM中存儲正弦波0～π／2相位范圍內(nèi)的256個采樣點的幅度值，采用8位編碼。而DDS的輸出為9位，最高位作為符號位，用以區(qū)分幅度值的正負，“0”表示正，“1”表示負。ROM為8位地址尋址，而相位累加器的字長采用10位。最高位用以區(qū)分正弦波的前、后半周期，“0”為前半周期，幅度值為正，“1”為后半周期，幅度值為負。次高位用以區(qū)分正弦波前、后半周期的前、后1／4周期，“0”為前1／4周期，尋址地址為相位累加器的低8位，“1”為后1／4周期，尋址地址為相位累加器低8位的取反。

用VHDL實現(xiàn)DDS的源程序的核心部分如下：

在Xilinx ISE 8.2i開發(fā)環(huán)境中對其進行仿真的結果，如圖2所示。

3 掃頻信號的產(chǎn)生

利用DDS技術的調(diào)制特性可以方便地產(chǎn)生掃頻信號，僅需控制DDS的頻率控制字K，讓其隨預期設計的規(guī)律變化即可。

為了采用DDS實現(xiàn)掃頻信號掃頻帶寬范圍內(nèi)的各個頻點fi，需要為其確定相應的頻率控制字Ki，從而很容易地計算出所需的一系列Ki值。與DDS的基本原理類似，將符合設計要求的一系列Ki值存儲在一張查找表中。再利用一個計數(shù)器循環(huán)計數(shù)，將其輸出作為查找表的尋址地址，以此不斷地循環(huán)讀取查找表中的各個Ki。這樣就可以使受Ki控制的DDS的輸出始終在所預期設計的各個頻點fi上變化，達到掃頻的目的。其中，計數(shù)器循環(huán)一次的時間就是所要實現(xiàn)的掃頻信號的掃頻周期，而計數(shù)器的計數(shù)范圍則與掃頻信號掃頻帶寬范圍內(nèi)的頻點個數(shù)相對應。

以上就是利用DDS實現(xiàn)掃頻信號的基本思路，以下是實現(xiàn)此思路的VHDL源程序的主要部分：

在Xilinx ISE 8.2i開發(fā)環(huán)境中對其進行仿真的結果如圖3所示。

4 結語

VHDL是IEEE的工業(yè)標準硬件描述語言，可以描述硬件電路的功能、信號連接關系及定時關系，在電子工程領域用來描述、驗證和設計電子線路得到了廣泛的接受和應用。利用DDS技術的調(diào)制特性產(chǎn)生各種調(diào)制信號簡單方便，容易實現(xiàn)。從文中不難看出，將VHDL語言與DDS技術結合起來設計生成調(diào)頻信號，直觀快捷，可操作性很強，必將得到更加廣泛的應用。