近年來，由于半導體技術、數字信號處理技術及通信技術的飛速發(fā)展，A／D、D／A轉換器近年也呈現高速發(fā)展的趨勢。隨著數字信號處理技術在高分辨率圖像、視頻處理及無線通信等領域的廣泛應用，對高速、高精度、基于標準COMS工藝的可嵌入式ADC的需求日益迫切。此外對于正在興起的基于IP庫設計和片上系統(SOC)集成研究來說，對低功耗、小面積、低電壓以及可嵌入設計的ADC核心模塊需求更甚。
由于高速、高精度A／D轉換器(ADC)的發(fā)展，尤其是能直接進行中頻采樣的高分辨率數據轉換器的上市，對穩(wěn)定的采樣時鐘的需求越來越迫切。隨著通信系統中的時鐘速度邁人吉赫茲級，相位噪聲和時鐘抖動成為模擬設計中十分關鍵的因素。
為了保證電子系統的數據采集、控制反饋和數字處理的能力和性能，現代軍用電子系統對A／D轉換器的要求也越來越高。尤其是軍事數據通信系統、數據采集系統對高速、高分辨率A／D轉換器的需求在不斷增加，時鐘占空比穩(wěn)定電路作為高速、高精度A／D轉換器的核心單元，對轉換器的信噪比(RSN)和有效位(ENOB)等性能起至關重要的作用，要保證高速、高精度A／D轉換器的性能，必須首先保證采樣編碼時鐘具有合適的占空比和很小的抖動。
1 時鐘穩(wěn)定電路
相位噪聲和抖動是對同一種現象的兩種不同的定量方式。在理想情況下，一個頻率固定的完美的脈沖信號(以1 MHz為例)的持續(xù)時間應該恰好是1μs，每500 ns有一個跳變沿，但這種信號并不存在。如圖1所示，信號周期的長度總會有一定變化，從而導致下一個沿的到來時間不確定。這種不確定就是相位噪聲，或者說是抖動。
抖動是對信號時域變化的測量結果，它從本質上描述了信號周期距離其理想值偏離了多少。通常，10 MHz以下信號的周期變動并不歸入抖動一類，而是歸入偏移或者漂移。數據轉換器的主要目的要么是由定期的時間采樣產生模擬波形，要么是由一個模擬信號產生一系列定期的時間采樣。因此，采樣時鐘的穩(wěn)定性是十分重要的。從數據轉換器的角度來看，這種不穩(wěn)定性，亦即隨機的時鐘抖動，會在模數轉換器何時對輸入信號進行采樣方面產生不確定性。
從數據轉換器的角度來看，編碼帶寬可擴展到數百兆赫。在考慮構成數據轉換器時鐘抖動噪聲的帶寬時，其范圍是從直流到編碼的帶寬，這遠遠超過制造商常常當作標準時鐘抖動測量值引用的12kHz~20 MHz典型值。由于與抖動有關的是寬帶轉換器噪聲增大，所以只要觀察數據轉換器噪聲性能的下降，就可很方便地評估時鐘抖動。式(1)可確定由于時鐘抖動而產生的信噪比(RSN)極限
式中：f為模擬輸入頻率；t為抖動。求解t則式(1)變?yōu)槭?2)。如果已知工作頻率和RSN要求，則式(2)就可確定時鐘抖動要求
只要在模擬輸入頻率增大時觀察到信噪比下降，就可以很方便地使用數據轉換器(特別是模數轉換器ADC)，通過快速傅里葉變換(FFT)技術計算出信噪比。從總噪聲中減去ADC產生的噪聲，就可以估算出時鐘抖動產生的噪聲，一旦知道噪聲系數，就可以計算出時間抖動。
ADI產品與其他公司產品相比之所以能提高采樣性能，主要得益于對DCS電路的改進。DCS電路擔負著減小時鐘信號抖動的作用，而采樣時序就取決于時鐘信號。各家公司過去的DCS電路只能將抖動控制在0．25 ps左右，而高性能新產品AD9446和LTC2208則將抖動降低到50 fs左右。通常降低抖動就能夠改善信噪比，這樣便提高了有效分辨率(ENOB：有效比特數)，從而在達到16 bit量子化位數的同時，實現100 Msps以上的采樣速率。如果不控制抖動就提高采樣速率的話，將降低ENOB，無法獲得希望的分辨率，也無法提高量子化位數。隨著高性能A／D轉換器的發(fā)展，DCS電路向更高速度、更小抖動和穩(wěn)定方向發(fā)展。
目前，國外幾個大公司所設計的A／D轉換器中時鐘占空比穩(wěn)定電路的指標如表1所示。由于國內高速、高精度A／D轉換器的設計技術、工藝技術和測試技術與國外先進水平還有一定的差距，同時研制的時鐘穩(wěn)定電路性能指標還不理想，目前正在研制的時鐘占空比穩(wěn)定電路頻率為65 Msps，抖動為2 ps。
時鐘占空比穩(wěn)定電路框圖如圖2虛框所示，它由輸入緩沖放大器A，開關Kl、K2和DLL組成。
緩沖放大器A實際上只是對時鐘信號進行緩沖。當采樣時鐘頻率低于DLL工作下限時，開關K1、K2向上閉合，DLL被旁路；開關K1、K2向下閉合，DLL開始作用，調節(jié)輸入時鐘信號相位。由于DLL具有延遲鎖相的功能，因此能很好地控制時鐘占空比，本設計中通過下文的具體電路能使輸入時鐘的占空比接近50％，抖動小于0．5 ps。
延遲鎖相環(huán)在普通鎖相環(huán)(PLL)的基礎上，用電壓控制延遲線代替了壓控振蕩器，其結構框圖如圖3所示。其中CKin和CK4之間的相位差用一個鑒相器來檢測，產生成比例的平均電壓Vcont，通過這個電壓的負反饋來調節(jié)每一級的延時。對于大的環(huán)路增益，CKin和CK4之間的相位差很小，即這四級電路將時鐘幾乎準確地延時了一個周期，從而建立了準確的時鐘沿間隔。這種電路結構被稱為延遲鎖相環(huán)，是為了強調它采用了一個電壓控制延遲線電路而不是VCO。實際上，為獲得無窮大的環(huán)路增益，需要在PD和LPF之間插入電荷泵。
延遲線與振蕩器相比受噪聲較小，這是因為波形中被損壞的過零點在延遲線的末端就消失了，而在振蕩器電路中又會再循環(huán)，因而產生更多的損壞；其次，DLL中控制電壓的變化能迅速改變延遲時間?？傊?，PLL中用到的振蕩器存在不穩(wěn)定性和相位偏移的積累，因而在補償時鐘分別造成的時間延遲時，會降低PLL的性能。因此DLL的穩(wěn)定性和穩(wěn)定速度等問題比PLL要好。
2 電路設計
2．1 電路原理圖
圖4中，虛框a中的電路為鑒相器(PD)，S為鑒相器的控制端，只有為低電平時，鑒相器才起作用。壓控延遲線的輸出端VCDLout為鑒相器的輸入端，這個信號與時鐘信號CLK進行比較，得出輸出信號A。由于S端低電平有效，CLK信號就是與它的反相延遲信號與非進入后面的鎖存結構。其實就是檢測下沿與另一個下沿組成一個占空比接近50％的時鐘信號。A信號經過一個電阻R傳入電荷泵中(其實在鑒相器的輸出端可以加一個反相器再加一個電容濾波)。虛框b為電荷泵，由一個運算放大器組成。其中F端接一個電壓值為基準的一半的電壓，即為1．65 V。
由m0、ml、m2、m3組成的鏡像是運算放大器的啟動電路，在運算放大器不工作時對電容C1充電。電阻R1和電容C1構成一個RC濾波器，對信號起到濾波的作用。m4、m5、m6三個晶體管構成DLL的延遲線(VCDL)。在這個電路中只需要一級延遲就足夠了。在這個延遲線旁邊的電容C2的值越大，則延遲越多。C2旁邊三個反相器構成一個鎖存結構，它的主要作用就是輸出一個比較理想的方波。
2. 2電路仿真與分析
對圖4的電路，在Cadence spectre環(huán)境下進行了仿真。輸入電平的周期為4 ns，時鐘占空比為45％，基準電壓為3．3 V。運算放大器與電容c．組成電荷泵。電荷泵的輸出見圖5。時鐘穩(wěn)定電路穩(wěn)定工作，Vout有30 mV的波動，Vout波動越小表示壓控延遲線時鐘輸出的抖動越小。
此外，還可以得到，運算放大器的閉環(huán)增益為75．074 9 dB。0 dB對應的相位為一109．818°，所以它的相位裕度為70．182°。顯然，該運算放大器的參數是比較好的。
圖6為時鐘占空比調整情況。從圖中可以看出該DLL能調整占空比到49．4％(1．977 4／4≈49．5％)。實際上該時鐘穩(wěn)定電路在時鐘周期4 ns時，能調節(jié)25％~75％的占空比接近于50％左右；而在時鐘周期10 ns時，可調節(jié)的范圍達到10％~90％。
圖7為延遲鎖相環(huán)的輸出眼圖。其實在A、B之間有幾百條上升沿。從圖中可以看出，峰．峰值抖動為341．8l fs。對于250 M這個抖動值已經相當小了。
3 版圖設計
利用JAZZ提供的PDK進行工藝接口，版圖設計由該公司提供相應規(guī)則，具體針對線寬、接觸孔、通孔、線距等作了相關規(guī)定，并且設計過程中充分利用該公司提供的Pcell作相應的版圖設計，這樣相應工作得到了很多的簡化。具體的設計規(guī)則涉及IP問題，故略去。本文給出時鐘穩(wěn)定電路的整個版圖，如圖8所示。
該芯片總面積為0．74 mm×1．44 mm。其中，最左邊的CLK一，CLK+為輸入端，本文只用到CLK一一端作為輸入端就足夠了；右上角的CHKl、CHK2為輸出的大管子；最中間為運算放大器。
4 結語
本文介紹了用一個簡單的延遲鎖相環(huán)來實現高速A／D轉換器中的時鐘穩(wěn)定電路。該延遲鎖相環(huán)具有兩個作用：(1)調節(jié)采樣時鐘占空比；(2)控制采樣時鐘的抖動。本文以一些典型的基奉模擬IC為設計基礎，著重對延遲鎖相環(huán)電路的各個單元電路設計逐一進行了分析和研究，并對總體電路進行了功能和參數的模擬分析，其結果較為滿意。在此基礎上進行了工藝及版圖設計和分析，在完成工藝版圖設計后，采用DRC、ERC、Calibre、Extract和LVS等CAD工具對版圖進行了參數提取及驗證工作，保證了電路和版圖的一致性。
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