用于Sigma-Delta調(diào)制器的低電壓跨導運算放大器

摘要：跨導運算放大器是模擬電路中的重要模塊，其性能往往會決定整個系統(tǒng)的效果。這里設計了一種適用于高階單環(huán)Sigma-Delta調(diào)制器的全差分折疊式共源共柵跨導運算放大器。該跨導運算放大器采用經(jīng)典的折疊式共源共柵結(jié)構(gòu)。帶有一個開關(guān)電容共模反饋電路。運算放大器使用SIMC O．18μm CMOS混合信號工藝設計，使用Spectre對電路進行整體仿真，仿真結(jié)果表明，負載電容為5 pF時，該電路直流增益可達72 dB、單位增益帶寬91．25MHz、相位裕度83．35°、壓擺率35．1 V／μs、功耗僅為1．41 mW。本設計采用1．8 V低電源電壓供電，通過對電路參數(shù)的優(yōu)化設計，使得電路在低電壓條件下仍取得良好的性能，能滿足sigma Delta調(diào)制器高精度的要求。
關(guān)鍵詞：跨導運算放大器；折疊式共源共柵；COMS；sigma-Delta調(diào)制器

    在小尺寸、高性能、便攜的移動通訊和消費電子產(chǎn)品的需求飛速增長的帶動下，sigma-Delta型模數(shù)轉(zhuǎn)換器得到了更廣泛的研究和使用。Sigma-Delta模數(shù)轉(zhuǎn)換器具有對電路匹配精度要求很低，精度高等特點，以跨導運算放大器OTA(Operational Ttansconoluctance Amp-lifier)為核心的調(diào)制器是Sigma-Delta模數(shù)轉(zhuǎn)換器電路中的模擬電路部分。其結(jié)構(gòu)選擇和電路參數(shù)設計都極大影響著整個模數(shù)轉(zhuǎn)換器所達到的速度和精度。
    這里提出了一種用于16位三階單環(huán)CIFB型Sigma-Delta調(diào)制器的全差分折疊式共源共柵跨導運算放大器設計方案，其電路仿真結(jié)果顯示，該設計性能指標達到該調(diào)制器所需要求。

1 電路性能要求及結(jié)構(gòu)參量
1．1 跨導運算放大器指標分析
    運放的有限增益會引起相位偏移，從而將造成噪聲傳輸函數(shù)(NTF)的零點偏離正常位置。三階單環(huán)CIFB型Sigma-Delta調(diào)制器是用巴特沃茲三階濾波器實現(xiàn)的，這種結(jié)構(gòu)的優(yōu)點是對系數(shù)不敏感，允許系數(shù)和零極點位置。三階單環(huán)CIFB型Sigma-Delta調(diào)制器是用巴特沃茲三階濾波器實現(xiàn)的，這種結(jié)構(gòu)的優(yōu)點是對系數(shù)不敏感，允許系數(shù)和零極點存在較大的容差，因此對運放的增益要求較低。通常運放增益大于60 dB就不會影響調(diào)制器的性能。
    積分器的輸出電壓需要一定的建立時間，一部分是非線性轉(zhuǎn)換時間tSR，取決于運放的壓擺率，另一部分是線性建壓時間tL，取決于運放的單位增益帶寬。為了防止諧波出現(xiàn)在輸出中，積分器的輸出必須在半個時鐘周期內(nèi)建立
   
    圖1為三階單環(huán)調(diào)制器行為級仿真模型，根據(jù)圖l的行為級綜合結(jié)果，只有OTA的壓擺率大于40 V／μs，單位增益帶寬大于50 MHz才能滿足式(1)的要求。

1．2 電路結(jié)構(gòu)考慮
    跨導運算放大器主要有兩級運放、增益增強型、套筒式共源共柵和折疊式共源共柵等。其中，在兩級放大結(jié)構(gòu)中，次極點頻率由負載電容決定，使其帶寬較小，速度受到限制，且功耗較大，電源抑制比和共模抑制比較差。套筒式共源共柵結(jié)構(gòu)具有頻率特性好、功耗低等特點。然而，在低電源電壓下，其輸出擺幅和共模輸入范圍難以達到預期要求。增益增強型運放，雖然有著很高的直流增益但有著巨大的功率消耗，并不適用于該系統(tǒng)設計。綜合考慮，采用速度較快，輸出擺幅較大，共模輸入范圍廣，性能折中的折疊式共源共柵結(jié)構(gòu)。

2 電路分析與設計
2．1 折疊式共源共柵跨導運算放大器
    折疊式共源共柵跨導運算放大器的輸入管有兩種選擇，NMOS輸入對管具有較高的跨導，能使運放達到較高的直流增益，但需要采用PMOS作為共源共柵管。在同樣的偏置條件下，PMOS管的跨導為NMOS管的40％～50％，從而限制了運算放大器的次極點頻率。如果采用PMOS作為輸入級，運放則具有較低的噪聲和較高的次極點頻率，噪聲較低，但直流增益較小。由于本設計對直流增益要求不高。故采用PMOS輸入?？鐚н\算放大器結(jié)構(gòu)如圖2所示。

    VM1和VM2是PMOS輸入差分對管將輸入差分電壓轉(zhuǎn)化成差分電流，經(jīng)VM5和VM6后產(chǎn)生輸出電壓。VM11為長尾電流沉為輸入差分對管提供靜態(tài)工作電流，同時，提高輸入共模抑制比(CMRR)。對電路進行小信號分析，可得到折疊共源共柵運放的直流增益
   
式中，r0為MOS管小信號輸出電阻，與溝道長度成正比；gm是MOS管的跨導。
    該運放的主極點為
   
    在只考慮主要的電容即VM5的柵源電容時，次極點為

    
    由式(5)可知，改變電路工作電流與負載電容同樣可以改變SR。本設計中負載電容CL取5pF，考慮到運放工作的穩(wěn)定性。必須保證運放的相位裕度PM大于60°。增大工作電流，將提高運放的直流增益與單位增益帶寬GBW，同時提高SR，但會導致PM下降電路功耗增加。所以運放的工作電流應進行折中考慮。
2．2 共模反饋電路
    全差分運放中運放反饋回路只提供差模電壓而不提供共模電壓，需要運用共模反饋電路(CMFB)來穩(wěn)定差分輸出信號的共模電壓，此電路如圖3所示。

    Sl、S2為兩相不重疊時鐘信號。Vout為運放的輸出電壓信號。Vcm為運放共模輸出電壓的期望值，此處為輸入信號。Vb4為共模反饋電路的調(diào)節(jié)電壓，此處連接運放VM3、VM4的柵極，Vb4與Vout在運放中構(gòu)成負反饋。Vbais為Vb4期望電壓值。在時鐘S1工作時，S2斷開，C1兩端充電，電荷量為Q1=2C1(cm／Vbais)。同時電容C2兩端電荷總量為Q2=C2(Vout+ +Vout- -2Vb4)，時鐘S2工作時，C1與C2并聯(lián)，此時電路中電容的總電荷量為：
   
    根據(jù)電荷守恒定律可得Q1+Q2=Q3，即：
   
    若運放實際輸出共模電壓大于理想值Vcm，則Vb4增大，Vout減??；若運放實際輸出共模電壓小于理想值，則Vb4減小，Vout增大。共模反饋電路通過改變運放的柵極電壓，利用負反饋實現(xiàn)運放共模輸出電壓的穩(wěn)定。根據(jù)式(6)可得：C1與C2分別為0．1 pF和0．4 pF。

3 仿真結(jié)果與分析
    基于SMIC 0．18μm PDK設計了全差分折疊式共源共柵跨導運算放大器，并完成了版圖設計，如圖4所示。

    通過Spectre對該運放進行仿真分析，在工作溫度為27℃，工作電壓為1．8V，負載電容為5 pF的條件下，得到的幅頻特性曲線如圖5所示。直流增益為72dB、單位增益帶寬為91．06 MHz，相位裕度為83．4°，電路達到穩(wěn)定狀態(tài)。

    表l對采用相同電路結(jié)構(gòu)的文獻，文獻和本設計進行性能比較?？梢娫撛O計具有良好的綜合性能。

4 結(jié)論
    基于SIMC O．18μm CMOS混合信號工藝制程設計的用于Sigma-Delta調(diào)制器的全差分折疊式共源共柵跨導運算放大器，通過對電路參數(shù)的優(yōu)化，無需增加電路的復雜度，在1．8 V的低壓供電環(huán)境下取得良好的綜合性能，完全滿足Sigma-Delta調(diào)制器實際應用需要。