以創(chuàng)新的保護(hù)方法適應(yīng) ESD保護(hù)界線變化

設(shè)計(jì)工程師為了應(yīng)對(duì)諸如HDMI、SATA、MIPI和DisplayPort等新的輸入/輸出(I/O)接口要求的更高數(shù)據(jù)率，必須考慮降低ESD保護(hù)器件的電容。然而，由于更精微的工藝幾何尺寸更易受到ESD沖擊的影響，制造商迫切期望提供更高等級(jí)的保護(hù)。傳統(tǒng)ESD架構(gòu)如今極力提供更適宜的保護(hù)等級(jí)并支持所期望的數(shù)據(jù)率，使得設(shè)計(jì)界面臨左右為難的窘境。因此，工程師必須在系統(tǒng)可靠性和信號(hào)質(zhì)量之間做出困難的折中取舍，實(shí)際上會(huì)使系統(tǒng)整體性能在某種程度上受損。對(duì)于設(shè)計(jì)能夠同時(shí)符合更高數(shù)據(jù)率和更好ESD保護(hù)新需求的芯片的制造商來說，要實(shí)現(xiàn)這個(gè)目標(biāo)極具挑戰(zhàn)性。

ESD保護(hù)領(lǐng)域的變化
由于采用更小的制造幾何尺寸、片上保護(hù)減少及應(yīng)用環(huán)境不斷變化，ESD保護(hù)的界線已經(jīng)大幅改變。我們依次來審視一下這幾種因素。

1 幾何尺寸更小——隨著當(dāng)今最先進(jìn)的專用集成電路(ASIC)半導(dǎo)體工藝節(jié)點(diǎn)降至90納米及以下，與ESD相關(guān)的失效可能發(fā)生的電壓和電流電平也變小。

2 片上保護(hù)減少——最新芯片越來越容易遭受ESD損傷的情況已經(jīng)廣為人知。ESD目標(biāo)規(guī)范行業(yè)委員會(huì)(Industry Council on ESD Target Specifications)近期公布了降低片上ESD保護(hù)標(biāo)準(zhǔn)等級(jí)的舉措，使得外部ESD保護(hù)電路對(duì)提供足夠的系統(tǒng)可靠性更為關(guān)鍵。

 3 應(yīng)用環(huán)境變化——筆記本電腦、手機(jī)、MP3播放器、數(shù)碼相機(jī)及其他便攜消費(fèi)類設(shè)備市場(chǎng)海量擴(kuò)張，而所有這些設(shè)備的使用環(huán)境都未受控制(如未使用腕帶接地線或傳導(dǎo)型/接地型桌面)。在這些環(huán)境下，用戶可能接觸I/O連接器引腳，同時(shí)連接線纜或斷開線纜連接。在正常使用期間，便攜設(shè)備也可能積累電荷，并在連接至計(jì)算機(jī)或電視時(shí)，將積累的能量釋放。

使用外部補(bǔ)償來均衡線路阻抗
高速布線方面的一個(gè)關(guān)鍵因素是整條傳輸線路提供匹配的阻抗。影響特征阻抗的變量有很多，包括走線寬度、電路板介電厚度、板材料和走線上的元件等。增加任何ESD保護(hù)電路（由于其本身的電容緣故）會(huì)影響線路的阻抗。因此，有必要通過阻抗匹配來為這種情況提供補(bǔ)償。

優(yōu)化布線的最重要目標(biāo)是匹配整條線路上的阻抗，而在HDMI規(guī)范中，允許的阻抗是100Ω±15%。在線路中增加任何保護(hù)器件，無論是二極管、壓敏電阻 、抑制器或聚合物，都會(huì)使電容增大，源頭不僅來自器件本身，還包括將器件與印制電路板(PCB)連接在一起的焊盤。電容增加令信號(hào)失真，并可能導(dǎo)致視頻質(zhì)量較差，甚至是兼容性測(cè)試失敗。有鑒于此，ESD保護(hù)供應(yīng)商著重于降低器件的電容，但如前所述，這樣會(huì)對(duì)ESD保護(hù)性能構(gòu)成負(fù)面影響。例如，可能通過縮減尺寸來降低二極管電容，但這可能導(dǎo)致電阻增加，使得鉗位電壓更高，以及抵達(dá)受保護(hù)器件的殘余電流更大。
 
增加電容的補(bǔ)償技術(shù)
系統(tǒng)設(shè)計(jì)人員為了給保護(hù)器件電容增加提供補(bǔ)償，常常需要更改設(shè)計(jì)，降低電路板上其他位置的電容，或增加額外的電感。典型補(bǔ)償技術(shù)包括：

1 增加共模扼流圈或?yàn)V波器——采用這種方法時(shí)，共模扼流圈的額外電感會(huì)補(bǔ)償ESD器件的電容。不利的是，在設(shè)計(jì)中增加高速共模扼流圈成本可能非常高，應(yīng)該盡可能避免。

2 減小保護(hù)器件所在區(qū)域的走線寬度(增加走線電感)——這通常稱作走線頸縮(trace necking)，在僅要求少量補(bǔ)償時(shí)可能非常有效。這種方法的一項(xiàng)局限是，在薄介電板上，如果ESD保護(hù)器件的電容過高，就難于提供匹配的阻抗。

3 降低走線下的電容——可以通過消除走線下面的任何接地層及僅在ESD元件所在區(qū)域降低電容來實(shí)現(xiàn)。
雖然以上各種技術(shù)都業(yè)已成功使用，但它們僅是極佳的次優(yōu)選擇，因?yàn)闀?huì)使設(shè)計(jì)復(fù)雜度和成本升高。它們要求設(shè)計(jì)和制造環(huán)境受到良好控制，使用更昂貴的外部元件(如共模扼流圈)或更精密的PCB，令總體物料單(BOM)成本更高。使用這些技術(shù)的另一項(xiàng)主要不足是許多工程師沒有足夠的經(jīng)驗(yàn)來設(shè)計(jì)阻抗受控的布線。

欠缺這方面的經(jīng)驗(yàn)常常會(huì)導(dǎo)致設(shè)計(jì)錯(cuò)誤，使開發(fā)成本和耗用時(shí)間如滾雪球般增長，因?yàn)榭赡苌婕暗蕉啻坞娐钒宸倒?，以及設(shè)計(jì)和制造失控等。最后，許多大型制造商傾向于與多個(gè)PCB供應(yīng)商合作，故難于確保一種布線在所有這些不同供應(yīng)商提供的PCB上都能發(fā)揮實(shí)效。

新的保護(hù)方法
安森美半導(dǎo)體開發(fā)出的PicoGuard XS架構(gòu)可以維持高速數(shù)據(jù)接口的信號(hào)完整性，同時(shí)提供更強(qiáng)的ESD保護(hù)。這種架構(gòu)向上布線并穿過封裝，而不是位于封裝下面，借此消除走線寄生參數(shù)。這種方法將電感與ESD二極管集成在一起以匹配信號(hào)線路阻抗，從而摒棄任何類型的外部補(bǔ)償。集成電感降低鉗位電壓及受保護(hù)ASIC所流入的殘余電流，從而改善ESD性能。

XS封裝的架構(gòu)(見圖1)讓接地層一直貫穿于封裝的下面，這表示所有焊盤至裸片的線邦定的長度都相同，使得電感匹配，無須電路板設(shè)計(jì)人員采取任何補(bǔ)償措施。此外，在另一個(gè)確保提供可靠ESD方案的重要因素——動(dòng)態(tài)電阻(RDYN)方面，采用PicoGuard XS架構(gòu)的產(chǎn)品能夠比其他針對(duì)高速差分?jǐn)?shù)據(jù)線路保護(hù)應(yīng)用的傳統(tǒng)穿越型(flow-through)元件表現(xiàn)得更好。

圖1  PicoGuard XS與傳統(tǒng)ESD保護(hù)設(shè)計(jì)比較

這種架構(gòu)也省卻了扼流圈的需要或PCB上的走線寬度修改。而且，這種架構(gòu)與電路板堆疊無關(guān)，使系統(tǒng)設(shè)計(jì)人員能夠使用多個(gè)電路板供應(yīng)商的產(chǎn)品，無須為各個(gè)供應(yīng)商的產(chǎn)品進(jìn)行定制阻抗匹配。這種架構(gòu)能夠提供與所涉及PCB層數(shù)、介電厚度及其他布線方面變量無關(guān)的匹配阻抗。

新方法的技術(shù)原理
圖2顯示了標(biāo)準(zhǔn)ESD保護(hù)元件的特征圖。電感元件表示的是源自邦定線和連接至保護(hù)元件的PCB走線的寄生電感。在這種標(biāo)準(zhǔn)元件模型中，電感元件為抵御高轉(zhuǎn)換率(slew rate)ESD沖擊的高阻抗，限制了保護(hù)元件快速吸收ESD能量的能力，使得更多的能量進(jìn)入受保護(hù)的ASIC。

圖2 傳統(tǒng)ESD器件表征

圖3 PicoGuard XS器件表征

作為對(duì)比，PicoGuard XS架構(gòu)的電感元件與連接至受保護(hù)ASIC的導(dǎo)電通道串聯(lián)，如圖3所示。這元件實(shí)際限制沖擊受保護(hù)器件的電流和電壓。首先，ESD沖擊會(huì)出現(xiàn)的連接器端的電感元件L1存在電抗，這電抗的方向與ESD電流方向相反，幫助限制峰值沖擊電壓。然后，ASIC端的電感元件L2的電抗迫使更有限的ESD沖擊電流通過ESD保護(hù)元件分流。與此同時(shí)，這兩個(gè)串聯(lián)元件的電壓降也發(fā)揮作用，降低受保護(hù)ASIC遭受的鉗位電壓。