高速AD測(cè)試中的難點(diǎn)

高精度ADC的采樣率不高，測(cè)試關(guān)鍵是要有高精度的信號(hào)源。而高速ADC測(cè)試是一項(xiàng)更具挑戰(zhàn)性的工作，其中采樣時(shí)鐘的Jitter和高速數(shù)字接口是兩個(gè)必須面對(duì)的難題。

采樣時(shí)鐘的Jitter（抖動(dòng)）問(wèn)題

隨著輸入信號(hào)和采樣頻率的增大，ADC的采樣時(shí)鐘所攜帶的Jitter，在很大程度上影響到測(cè)試結(jié)果，使之成為一項(xiàng)很艱難的工作。這中間有兩個(gè)重要的關(guān)系需要考慮，第一個(gè)重要的關(guān)系見(jiàn)圖1的推導(dǎo)。

這是在暫不考慮量化誤差的情況下，ADC的采樣時(shí)鐘所攜帶的Jitter與ADC信噪比之間的關(guān)系。這一關(guān)系也表明ADC的信噪比會(huì)受采樣時(shí)鐘Jitter所限。公式推導(dǎo)中，在計(jì)算采樣誤差幅度時(shí)，選取了t=0的時(shí)刻，因?yàn)榇藭r(shí)正弦信號(hào)的斜率最大，得到的采樣誤差最大。表1是由式1得到的結(jié)果，從中可以看到，被測(cè)試的輸入信號(hào)頻率越大，對(duì)信噪比的要求越高，則對(duì)采樣時(shí)鐘Jitter的要求越苛刻。如輸入信號(hào)是50.1MHz的正弦波，在不考慮量化誤差的情況下，信噪比要測(cè)到55dB，則要求采樣時(shí)鐘的Jitter不能大于5.649140981ps。如果再考慮量化誤差的帶來(lái)的影響，則需要更小的Jitter。

時(shí)鐘Jitter并不是高速ADC性能的唯一限制。需要考慮的第二個(gè)重要的關(guān)系是ADC的分辨率與信噪比之間的關(guān)系，

即SNR=6.02×Bits+1.76——（2）

這是從量化噪聲方面考慮得到的公式，由它可以計(jì)算理想ADC信噪比的理論上限。
綜合考慮以上兩點(diǎn)，再加上DNL和熱噪聲的因素，得到以下的簡(jiǎn)化公式。
 

式中第二項(xiàng)表示除采樣時(shí)鐘Jitter之外的因素，包括量化噪聲、DNL和熱噪聲，N代表ADC的位數(shù)。由這個(gè)公式，可以計(jì)算出測(cè)試ADC時(shí)所能容忍的采樣時(shí)鐘的最大Jitter。具體的做法是，輸入很低頻率的信號(hào)，做一次SNR測(cè)量，使得式3中第一項(xiàng)可以忽略不計(jì)，從而得到ε的值。然后根據(jù)ε和芯片可能達(dá)到的SNR，再次利用此公式，去計(jì)算出能允許的采樣時(shí)鐘的最大Jitter，從而判斷測(cè)試系統(tǒng)，例如ATE設(shè)備提供的時(shí)鐘，是否能夠滿(mǎn)足測(cè)試要求。

ADC高速接口問(wèn)題
伴隨ADC向高速發(fā)展的趨勢(shì)，其數(shù)據(jù)輸出速率也越來(lái)越高（圖2）。在多通道ADC中，由于采用并行轉(zhuǎn)串行的技術(shù)，會(huì)要求更高的數(shù)據(jù)傳輸速率。目前高速ADC一般采用高速、低擺幅的差分信號(hào)輸出，如LVDS和SLVS。怎樣才能準(zhǔn)確無(wú)誤地接收到這些高速，低擺幅的信號(hào)，是高速ADC測(cè)試所要解決的另一個(gè)重要問(wèn)題。

由于輸出信號(hào)擺幅低，如LVDS，單端擺幅只有350mV，如果測(cè)試所用的ATE設(shè)備以單端信號(hào)的方式，分別對(duì)兩路差分信號(hào)進(jìn)行采樣，由于這種方法破壞了差分信號(hào)的抗干擾結(jié)構(gòu)，再加上信號(hào)速度高，使得采樣時(shí)ADC的輸出信號(hào)很容易被環(huán)境噪聲所淹沒(méi)，出現(xiàn)誤碼。所以這時(shí)就要求ATE設(shè)備在采樣通道中，集成有真正的差分比較器，以保證采集這種低擺幅差分信號(hào)的正確性。