傳統(tǒng)的模擬電壓采樣保持電路方案

有些應(yīng)用需要對(duì)一組模擬電壓的采樣進(jìn)行保持，至少有兩種傳統(tǒng)方法可以滿足這種要求。最常見的辦法是將一個(gè)經(jīng)典的模擬累加器與一個(gè)采樣保持放大器級(jí)聯(lián)。如圖1所示。

經(jīng)典的模擬累加器是一個(gè)運(yùn)放加上至少三只精密電阻。這些電阻的值應(yīng)盡可能低，以避免影響累加器的帶寬。但這些低值電阻會(huì)消耗功率。此外，累加器與采樣保持放大器的結(jié)構(gòu)也帶來了另一種缺點(diǎn)，當(dāng)兩個(gè)輸入電壓幅度相近而極性相反時(shí)，就會(huì)顯示出這種缺點(diǎn)。此時(shí)，即使輸入電壓幅度很高，得到的總和也很低，如果輸入電壓幅度相等則總和為零。對(duì)低電壓的采樣通常會(huì)使輸出電壓出現(xiàn)相對(duì)較大的誤差，因?yàn)槊總€(gè)放大器都有一些動(dòng)態(tài)誤差，如殘留的寄生電荷傳入存儲(chǔ)電容。

還有一種可能方法，即每通道使用一個(gè)放大器，用一個(gè)經(jīng)典的模擬累加器將它們的輸出匯總。雖然這種結(jié)構(gòu)避免了輸入電壓幅度相似、極性相反會(huì)導(dǎo)致高輸出誤差的問題，但累加器的精密電阻仍要消耗功率。

采用圖1中的電路結(jié)構(gòu)就可以避免這些問題，它不使用外接電阻。在穩(wěn)態(tài)下，內(nèi)部跟蹤周期內(nèi)，內(nèi)部邏輯信號(hào)為高電平有效，將A1、B1與A2組成的跟隨器使能。因此，以地為參考的電容C2充電到VINA電壓。IC2 Pin 2上的電容C1低端通過A2跟隨器的輸出臨時(shí)接地，同時(shí)其接到IC1 Pin 9的高端充電到VINB電壓。VINA與VINB分別是A和B輸入的輸入電壓。

經(jīng)過一個(gè)穩(wěn)定期以后，當(dāng)所有內(nèi)部邏輯控制信號(hào)均為低，并且所有受控跟隨器均被禁用，QSB控制邏輯信號(hào)為高。因?yàn)槭鼓芨S器B3，C1低端的電勢(shì)從0V到VC2(tS) = VINA(tS)。 VC2(tS)是電容C2中存儲(chǔ)的電壓值，然后信號(hào)轉(zhuǎn)變到一個(gè)無效低電平。C1高端的電勢(shì)因此而上升到VC2(tS) + VC1(tS) = VINA(tS) + VINB(tS)，如圖2中下方波形所示。

該波形是此圖中唯一的模擬波形。采樣命令邏輯信號(hào)QS從低至高的有效轉(zhuǎn)換略微滯后于QSB邏輯信號(hào)，抑制了輸出電壓上的毛刺。當(dāng)QS為高時(shí)，在IC2 Pin 7上出現(xiàn)的采樣電壓VINA(tS) + VINB(tS)通過使能跟隨器B2接入并存儲(chǔ)在電容C3中，直到下一個(gè)采樣指令。跟隨器A3作為一個(gè)阻抗變換器。雙運(yùn)放IC6用作一個(gè)分支延遲線，它與一個(gè)單或非門和一個(gè)雙與門結(jié)合，從單一的外接邏輯控制信號(hào)Q中得到時(shí)序正確的內(nèi)部邏輯控制信號(hào)。