高精度低功耗Sigma-Delta調制器的設計

摘要 設計了一種應用于音頻和傳感領域的高精度低功耗的Sigma-Delta調制器。該調制器采用四階單環(huán)一位的CRFF結構，通過開關電容型全差分電路的使用，減小了偶次諧波、襯底以及電源噪聲，以及斬波技術的使用，降低了直流失調和低頻噪聲，達到了提高精度和降低功耗的目的。本設計采用Global foundries 0.18μm CMOS工藝，電源電壓為1.8 V，過采樣率為128，采樣時鐘頻率為5.12 MHz。仿真結果表明，該調制器信噪比達100.2 dB，整個調制器的功耗僅為380 μW。

隨著半導體集成電路制造工藝的不斷發(fā)展，片上系統(SOC)已成為設計技術發(fā)展的主流，并在手持音頻設備和傳感器等領域得到了廣泛的應用。眾所周知，SOC設計是基于大量可重用的知識產權模塊(IP)基礎上。在這些IP中，模數轉換器(ADC)因處于連接模擬和數字信號的橋梁位置而受到關注。由于手持設備中的電池容量有限，又對音質等有較高要求，所以ADC的設計重點在于低功耗和高轉換精度。在各種類型的ADC中，Sigma—Delta ADC是實現中低速、高精度ADC的首選，尤其在傳感器和語音處理等領域得到了廣泛的應用。

本文設計了一個應用于音頻和傳感器領域的四階單環(huán)一位前饋型的Sigma—Delta調制器(Sigma—DeltaADC的核心部分)，通過開關電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲;通過斬波技術的使用，降低了直流失調和低頻噪聲(主要是1/f噪聲)，達到了提高信噪比的目的。該調制器采用Global Foundries 0.18μm CMOS工藝實現，電源電壓為1.8 V，過采樣率128，時鐘頻率5.12 MHz。仿真結果表明調制器的信噪比達100.2 dB，整個調制器功耗為380μW，滿足低功耗和高精度的設計要求。

1 Sigma-Delta調制器系統設計

1.1 系統結構和參數的設計

Sigma—Delta調制器有3個重要的系統參數，分別位為量化器位數M，系統階數L，以及過采樣率OSR。這些參數的不同組合，構成略有差異的量化噪聲整形效果。帶內殘留噪聲總能量，與OSR的2L+1冪次成反比關系。從而增加OSR，或增加L均能明顯降低殘留噪聲。增加量化器位數 M，將減少量化階梯。但若量化器的位數超過1位，反饋器件間存在不匹配性，將降低系統轉換精度。要使用動態(tài)器件隨機算法(DER)才能消除不匹配性，這會設計增加難度，從而本設計選用1位量化器。

Sigma—Delta調制器傳遞函數主要包括反饋結構(CRFB)和前饋結構(CRFF)。這兩種結構均可實現積分器的輸出信號中僅處理噪聲分量，但實現條件不同。在CRFF中，需滿足的條件是bi=0(2≤i≤L)，相反在CRFB中需滿足的條件是ai=bi(i≤L)。對比之下，CRFF結構需要更少的信號支路，從而需要更少的開關和電路，降低了支路上的噪聲和積分器輸出信號的幅值，從而減小整個Sigma-Delta調制器的功耗。因此，從低功耗的角度，本設計采用CRFF結構，如圖1所示。

綜上分析，為實現設計目標，即轉換精度在98 dB以上，以及留出一定的余量，最終選擇的能夠實現設計目標的解決方案是：OSR=128(OSR通常為2的N冪次)，L=4，M=1，CRFF結構。選取系統傳遞函數NTF的帶外增益Hinf=1.45(經驗值|Hinf|<1.5)，通過Matlab DStoolbox對NTF傳遞函數進行綜合，得到整個系統系數。

1.2 系統電路的設計

根據Matlab模型，結合系統工作時序，音頻Sigma—Delta調制器電路系統框圖，如圖2所示。根據音頻Sigma—Delta 調制器中系統框圖，共需10個時鐘控制信號，分別為：S1，S2，S1d，S2d，Sch1，Sch2，Sch1d，Sch2d，CLK，CMP。前面4 個時鐘保證系統采樣積分能正常工作;中間4個時鐘完成chopper的功能，后面2個時鐘為比較器時鐘。時鐘S1，S2為非重疊兩相位時鐘。 S1d，S2d分別為S1，S2的上跳變相同，下跳變延遲時鐘，后面幾組時鐘類似。

在系統中，4個OTA組成4個級聯的積分器。積分器的增益由積分電容與采樣電容比值決定。每一個積分器的輸出，有一條前饋回路至量化器。參考信號 VREF+，VREF-反饋到第一個OTA的輸入。量化器在S1相位即將結束時比較輸入端信號幅值的相對大小，實現了對模擬輸入信號的數字轉換。在S2相位，依據當前輸出數字信號，反饋VREF+或VREF-到第一級OTA的輸入，形成負反饋。第一級OTA的4個斬波開關用來實現斬波技術，將低頻噪聲和直流失調被調制到高頻段，最終被Sigma—Delta ADC的濾波器濾除掉，從而提高Sigma—Delta調制器的信噪比，也使其能應用于超低頻傳感領域。

2 Sigma-Delta調制器電路模塊設計

2.1 第一級采樣電容

采樣電容取值，取決于系統設計目標。過大的采樣電容，將給運算放大器等具體電路設計增加難度。相反，由于電容熱噪聲，過小的采樣電容，將增加電容熱噪聲密度。在兩相位差分系統中，經過推導得到的采樣電容取值表達式可寫為

其中，Vin,peak為輸入滿幅信號幅值，于是得到采樣電容的最小取值Cs=1.63 pF。

2.2 其它電容

其他級熱噪聲均有被系統整形，帶內殘留的噪聲很小，采樣電容取值在1 pF以下即可。為取值簡單起見，文中將二、三、四級的積分電容都定為1 pF，然后根據積分系數便可確定各級采樣電容的大小。前饋支路熱噪聲同樣有被系統整形，電容取值也在1 pF以下。

2.3 運算放大器

本文選擇有較大輸出電壓擺幅的全差分型折疊式共源共柵的OTA進行設計。本文設計的四階調制器中，OTA的增益通常應高于60 dB，對于折疊共源共柵式結構的運放來說基本都能夠達到要求。OTA的增益帶寬積GBW通常取時鐘頻率的3～5倍，為節(jié)省功耗，增益帶寬積應該盡量取小，但過小會降低積分器的積分精度、產生諧波失真等問題。因此，要在功耗和增益帶寬積中進行折中處理。共模反饋電路一般分為開關電容型(SC)和連續(xù)時間型 (CT)。采用開關電容型共模反饋能夠有效節(jié)省功耗，并且不會限制主運放的輸出擺幅。

2.4 比較器

一位量化器通常由比較器構成。比較器一般分為靜態(tài)鎖存比較器、甲乙類鎖存比較器和動態(tài)鎖存比較器。相對于靜態(tài)鎖存比較器、甲乙類鎖存比較器，動態(tài)鎖存比較器由于動態(tài)特性使其具有更低的功耗，有利于降低芯片的整體功耗。因此，本文采用動態(tài)鎖存比較器，其結構如圖4所示，主要由預放大運放和鎖存器構成。比較器由兩個反相非交疊時鐘控制，其中CLK為比較器工作時鐘，CMP為比較時鐘，時序如圖4所示。

2.5 開關

在開關電容電路中，由于開關的非理想因素，存在導通電阻，影響電路的性能。為提高電路的線性度，一般采用傳輸門結構的CMOS開關，其結構如圖5所示。這種結構的開關可提供軌到軌的反相輸出，比單個MOS管開關具有更好的線性度。因此，本文調制器中的開關均選用CMOS開關。在設計時，通過設置合理的參數，使得NMOS管和PMOS管的導通電阻相等，這樣并聯后可得到最小的CMOS開關導通電阻。

3 結果及分析

本設計電路基于Global foundries 0.18μm CMOS工藝，電源電壓為1.8 V，過采樣率為128，時鐘頻率為5.12 MHz。Sigma-Delta調制器頻域特性曲線如圖6所示。仿真結果表明，通過斬波技術的使用，把輸入信號和開關型方波信號耦合再經同步解調后，信號的頻譜不變，而低頻噪聲和直流失調被調制到高頻段，最終被Sigma—Delta ADC的濾波器濾除掉，從而有效降低了直流失調和低頻噪聲，一方面保證調制器的精度，另一方面也使設計能夠應用于低頻傳感器領域;通過開關電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲，從而保證了整個調制器的精度;通過采用CRFF結構減少了信號支路，從而減少了開關和電路的數量，減低了支路上的噪聲和積分器輸出信號的幅值，從而使整個Sigma—Delta調制器的功耗顯著降低，整個調制器的功耗僅為380μW，信噪比達100.2 dB，達到了高精度和低功耗的設計目的。

4 結束語

本文設計了一個應用于音頻和傳感器領域的四階單環(huán)一位前饋型的Sigma—Delta調制器。該調制器采用Global foundries 0.18μm CMOS工藝實現，電源電壓為1.8 V，過采樣率128，時鐘頻率5.12 MHz。仿真結果表明，調制器的信噪比達100.2 dB，整個調制器功耗僅為380μW。通過斬波技術的使用，降低了直流失調和低頻噪聲，達到了提高信噪比的目的。通過開關電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲，達到了提高精度和降低功耗的目的，滿足高性能和低功耗的要求。