KeyStone存儲(chǔ)器架構(gòu)

序言
   隨著全球范圍內(nèi)的海量數(shù)據(jù)對(duì)無(wú)線和有線網(wǎng)絡(luò)的強(qiáng)大沖擊，運(yùn)營(yíng)商面臨著嚴(yán)峻的挑戰(zhàn)，他們需要不斷推出既能滿足當(dāng)前需求也能滿足未來(lái)需求的網(wǎng)絡(luò)。因此，通信基礎(chǔ)局端設(shè)備制造商在致力于降低每比特成本和功耗的同時(shí)，也在不斷尋求能夠滿足當(dāng)前及至未來(lái)需求的核心技術(shù)。TI最新推出的新型 KeyStone 多內(nèi)核 SoC 架構(gòu)能夠游刃有余地滿足這些挑戰(zhàn)。

基于新型 KeyStone 多內(nèi)核 SoC 架構(gòu)的器件集成了多達(dá) 8 個(gè)TMS320C66x DSP CorePac，能夠?qū)崿F(xiàn)無(wú)與倫比的定點(diǎn)與浮點(diǎn)處理能力。KeyStone 架構(gòu)經(jīng)精心設(shè)計(jì)，是一款效率極高的多內(nèi)核存儲(chǔ)器架構(gòu)，允許并行執(zhí)行任務(wù)的同時(shí)，還能使所有的 CorePac實(shí)現(xiàn)全速處理。本文探討了 KeyStone 存儲(chǔ)器的層級(jí)結(jié)構(gòu)，及其將如何與 SoC架構(gòu)的其他組件進(jìn)行連接以實(shí)現(xiàn)多內(nèi)核全速處理。 
 
 
德州儀器 (TI) 積極創(chuàng)新，努力迎接多內(nèi)核 SoC 技術(shù)帶來(lái)的挑戰(zhàn)。TI KeyStone 架構(gòu)擁有眾多組件，其中包含全新的 C66x 定點(diǎn)和浮點(diǎn) DSP 內(nèi)核、可實(shí)現(xiàn)基于標(biāo)準(zhǔn)的優(yōu)化功能和接口的可配置協(xié)處理器、層級(jí)存儲(chǔ)器架構(gòu)、TeraNet 交換結(jié)構(gòu)以及可將上述各組件連結(jié)在一起的多內(nèi)核導(dǎo)航器。KeyStone 架構(gòu)具備三個(gè)存儲(chǔ)等級(jí)。每個(gè) C66xCorePac 均擁有自己的一級(jí)程序 (L1P) 和一級(jí)數(shù)據(jù) (L1D) 存儲(chǔ)器。另外，每個(gè) CorePac 還擁有局域的二級(jí)統(tǒng)一存儲(chǔ)器。每個(gè)局域存儲(chǔ)器均能獨(dú)立配置成存儲(chǔ)器映射的SRAM、高速緩存，或是兩者的組合。

KeyStone 架構(gòu)包含共享的存儲(chǔ)器子系統(tǒng)，其由通過(guò)多內(nèi)核共享存儲(chǔ)器控制器 (MSMC) 連接的內(nèi)部和外部存儲(chǔ)器組成。MSMC 允許CorePac動(dòng)態(tài)地分享程序和數(shù)據(jù)的內(nèi)外部存儲(chǔ)器。

圖 1 － KeyStone 器件方框圖 － TMS320TCI6616

 
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MSMC 的內(nèi)部 RAM 允許各部分被配置成共享的二級(jí) RAM 或者共享三級(jí) (SL3) RAM，從而可為程序員提供高度的靈活性。SL2 RAM 僅能夠在局域 L1P 和 L1D 高速緩存中緩存，而 SL3另外還可在局域 L2 高速緩存中進(jìn)行緩存。

為向軟件執(zhí)行提供快速通道，外部存儲(chǔ)器同內(nèi)部共享存儲(chǔ)器一樣，通過(guò)同一存儲(chǔ)器控制器進(jìn)行連接，而并非像在嵌入式處理器架構(gòu)上所進(jìn)行的傳統(tǒng)做法那樣，與芯片系統(tǒng)實(shí)現(xiàn)互通互連。外部存儲(chǔ)器始終被看作是 SL3 存儲(chǔ)器，并可在 L1 和 L2 中緩存。接下來(lái)的我們將探討在KeyStone 架構(gòu)中實(shí)現(xiàn)的各種性能增強(qiáng)。

存儲(chǔ)性能增強(qiáng) C66x CorePac 的內(nèi)部存儲(chǔ)器架構(gòu)與此前 C6000™ DSP 系列產(chǎn)品相比，主要在四個(gè)方面實(shí)現(xiàn)了增強(qiáng)，而這突出體現(xiàn)在性能指標(biāo)和實(shí)用性方面。這些改進(jìn)旨在實(shí)現(xiàn)如下優(yōu)勢(shì)：1) 無(wú)論多個(gè)內(nèi)核和數(shù)據(jù) I/O 是否處于高度繁忙狀態(tài)，都能提高存儲(chǔ)器各級(jí)的執(zhí)行效率；2) 更輕松便捷地管理多個(gè)內(nèi)核和數(shù)據(jù) I/O 之間的緩存一致性；3) 存儲(chǔ)器的保護(hù)與地址擴(kuò)展，以及；4) 將對(duì)軟錯(cuò)誤的保護(hù)進(jìn)一步擴(kuò)展至較高級(jí)別的存儲(chǔ)器。
執(zhí)行效率 —— C66x CorePac 的存儲(chǔ)器子系統(tǒng)在功能上與最新的 C64x+™ 和C67x™ 系列 DSP 系列 C64x+™ 和 C67x™ 的相當(dāng)。每個(gè)局域 L1存儲(chǔ)器均為 32KB，并能夠配置成全速緩存（默認(rèn)）、全存儲(chǔ)器映射 SRAM，或是 4、8 或 16KB 高速緩存選項(xiàng)的組合。L1P 始終為直接映射，而 L1D 則始終為雙向集關(guān)聯(lián) (two-way set-associative)。

圖2 – CorePac 存儲(chǔ)器增強(qiáng)
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相應(yīng)地，局域 L2 存儲(chǔ)器是高達(dá) 1MB 的統(tǒng)一存儲(chǔ)器（最初宣布推出的器件為 512KB 或 1MB）。此外，該存儲(chǔ)器也可配置為全高速緩存、全存儲(chǔ)器映射 SRAM（默認(rèn)），或是 32、64、128、256 或 512KB 四路集關(guān)聯(lián)高速緩存選項(xiàng)的組合。

至共享存儲(chǔ)器子系統(tǒng)的存取路徑經(jīng)過(guò)精心的重新設(shè)計(jì)，能夠顯著降低至較高級(jí)存儲(chǔ)器的時(shí)延，無(wú)論所有CorePac和數(shù)據(jù) I/O 是否處于繁忙狀態(tài)，均能維持相同的效率。

二級(jí)存儲(chǔ)器效率 —— 與之前的系列產(chǎn)品相比，LL2 存儲(chǔ)器器件和控制器的時(shí)鐘運(yùn)行速率更高。C66x LL2 存儲(chǔ)器以等同于 CPU 時(shí)鐘的時(shí)鐘速率運(yùn)行。更高的時(shí)鐘頻率可實(shí)現(xiàn)更快的訪問(wèn)時(shí)間，從而減少了因 L1 高速緩存失效造成的停滯，在此情況下必須從 LL2 高速緩存或 SRAM 獲取存儲(chǔ)器）。光這一項(xiàng)改進(jìn)就自動(dòng)使得從 C64X+ 或 C67X 器件進(jìn)行應(yīng)用升級(jí)實(shí)現(xiàn)了很大的速度提升，而且無(wú)需為 C66x 指令集進(jìn)行重新編譯。

此外，無(wú)論是對(duì)用戶隱藏的還是由軟件命令驅(qū)動(dòng)的高速緩存一致性操作都會(huì)變得更高效，而且需要執(zhí)行的周期數(shù)也更少。反之，這也意味著自動(dòng)的高速緩存一致性操作（例如檢測(cè)、數(shù)據(jù)移出）對(duì)處理器的干擾更小，因而停滯周期數(shù)也更少。手動(dòng)的高速緩存一致性操作（例如全局或模塊回寫和/或無(wú)效）占用較少的周期即可完成，這就意味著在為共享存儲(chǔ)器判優(yōu)的過(guò)程中，實(shí)現(xiàn)CorePac 之間或 CorePac 與 DMA 主系統(tǒng)的同步將需要更短的等待時(shí)間。

共享存儲(chǔ)器效率 —— 為進(jìn)一步提高共享存儲(chǔ)器的執(zhí)行效率，在 CorePac 內(nèi)置了擴(kuò)展存儲(chǔ)器控制器 (XMC)。對(duì)共享內(nèi)部存儲(chǔ)器 (SL2/SL3) 和外部存儲(chǔ)器 (DDR3 SRAM) 來(lái)說(shuō)，XMC 是通向 MSMC 的通道，且架構(gòu)的構(gòu)建基礎(chǔ)實(shí)施在此前具有共享二級(jí)（SL2）存儲(chǔ)器（比如TMS320C6472 DSP）的器件之上。

圖 3 － 共享存儲(chǔ)器架構(gòu)
在以前具有 SL2 存儲(chǔ)器的器件上，通向 SL2 的存取路徑與通向 LL2的存取路徑一樣，在鄰近內(nèi)部接口處均有一個(gè)預(yù)取緩沖器。預(yù)取功能可隱藏對(duì)共享 RAM 庫(kù)的訪問(wèn)時(shí)延，并可優(yōu)化代碼執(zhí)行及對(duì)只讀數(shù)據(jù)的存?。ㄈ嬷С謱懖僮鳎?。XMC 雖然也遵循相同的目標(biāo)，但是卻進(jìn)一步擴(kuò)展添加了強(qiáng)大得多的預(yù)取功能，從而對(duì)程序執(zhí)行和 R/W 數(shù)據(jù)獲取提供了可與 LL2 相媲美的最佳性能。預(yù)取功能不僅能在訪問(wèn)存儲(chǔ)器之前通過(guò)拉近存儲(chǔ)器和 C66x DSP 內(nèi)核之間的距離來(lái)降低存取時(shí)延，而且還能緩解其他 CorePac 和數(shù)據(jù) I/O 通過(guò) MSMC 爭(zhēng)奪同一存儲(chǔ)器資源的競(jìng)爭(zhēng)局面。

MSMC 通過(guò) 256 位寬的總線與 XMC 相連，而 XMC 則可直接連接至用于內(nèi)部 SL2/SL3 RAM 的 4 個(gè)寬 1024 位存儲(chǔ)器組。內(nèi)部存儲(chǔ)器組使 XMC 中的預(yù)取邏輯功能能夠在未來(lái)每次請(qǐng)求訪問(wèn)物理 RAM 之前獲取程序和數(shù)據(jù)，從而避免后續(xù)訪問(wèn)停滯在 XMC。MSMC 可通過(guò)另一 256 位接口與外部存儲(chǔ)器接口控制器直接相連，進(jìn)一步將 CorePac 的高帶寬接口一直擴(kuò)展到外部存儲(chǔ)器。

對(duì)于外部存儲(chǔ)器而言，KeyStone架構(gòu)可通過(guò)與共享內(nèi)部存儲(chǔ)器相同的通道進(jìn)行訪問(wèn)，從而較之前的架構(gòu)實(shí)現(xiàn)了顯著的增強(qiáng)。該通道的寬度是之前器件的兩倍，而速度則為一半，從而大幅降低了到達(dá)外部 DDR3 存儲(chǔ)器控制器（通過(guò) XMC 和 MSMC）的時(shí)延。在此前的 C6000 DSP 中以及眾多的嵌入式處理器架構(gòu)中，外部 CPU 和高速緩存訪問(wèn)是通過(guò)芯片級(jí)互連進(jìn)行發(fā)布的，而 XMC 則可提供更為直接的最優(yōu)通道。當(dāng)從外部存儲(chǔ)器執(zhí)行程序時(shí)，其可大幅提高 L1/L2 高速緩存效率，并在多個(gè)內(nèi)核與數(shù)據(jù) I/O 對(duì)外部存儲(chǔ)器并行判優(yōu)時(shí)能夠顯著降低所帶來(lái)的遲滯。

對(duì)于內(nèi)部和外部存儲(chǔ)器，所有的數(shù)據(jù) I/O 流量都可通過(guò)多條直接通道進(jìn)入 MSMC 到達(dá)芯片，而不是通過(guò) CorePac 存儲(chǔ)器控制器，從而在當(dāng)數(shù)據(jù) I/O 要訪問(wèn) CorePacs 當(dāng)前沒(méi)有訪問(wèn)（例如，當(dāng) CorePac 從 SL2 執(zhí)行，而數(shù)據(jù) I/O往返于 DDR3 時(shí)）的存儲(chǔ)器端點(diǎn)時(shí)，能使兩者處于完全正交的狀態(tài)；而且在 XMC 預(yù)取緩沖器后可提供判優(yōu)以對(duì) CorePacs 隱藏存儲(chǔ)器組之間的沖突。

此外，XMC 還為數(shù)據(jù)和程序預(yù)取嵌入了多流預(yù)取緩沖器。程序預(yù)取緩沖器可為來(lái)自 L1P 和 L2 的讀取請(qǐng)求提供服務(wù)，從而使其能夠在 CPU 需要之前預(yù)取高達(dá) 128 字節(jié)的程序數(shù)據(jù)。數(shù)據(jù)預(yù)取緩沖器可為來(lái)自 L1D 和 L2 的讀取請(qǐng)求提供服務(wù)。數(shù)據(jù)預(yù)取單元能夠支持 8 個(gè)預(yù)取流，且每個(gè)流都能獨(dú)立地從地址增加方向或地址減少方向預(yù)取數(shù)據(jù)。針對(duì)進(jìn)入 DSP 內(nèi)核的數(shù)據(jù)流，預(yù)取功能能夠有助于減少?gòu)?qiáng)制失效損失。在多內(nèi)核環(huán)境中，預(yù)取功能還能通過(guò)分散帶寬峰值來(lái)提升性能。為在不增加負(fù)面影響的情況下利用預(yù)取實(shí)現(xiàn)性能提升，可在 16MB 范圍內(nèi)將存儲(chǔ)器配置為啟用或禁用預(yù)取屬性。
外部存儲(chǔ)器效率——除了將外部存儲(chǔ)器連接到 MSMC 所帶來(lái)的優(yōu)勢(shì)，KeyStone 外部存儲(chǔ)器還包含了對(duì)外部存儲(chǔ)器控制器 (EMIF) 的顯著改進(jìn)。KeyStone 架構(gòu)能夠以 1333MT/s以上的速率支持高性能 DDR3 SDRAM 存儲(chǔ)器。雖然總線能配置成 16 或 32 位（為節(jié)省面板空間和功耗），但其實(shí)際支持的總線寬高達(dá) 64 位數(shù)據(jù)寬度。該架構(gòu)相對(duì)于之前的架構(gòu)具有更大的寬度以及更快的速度，從而允許集成多個(gè)更高性能的內(nèi)核、加速器和數(shù)據(jù) I/O。

高速緩存一致性控制——通常在多內(nèi)核器件以及多器件系統(tǒng)內(nèi)，數(shù)據(jù)作為處理的一部分在內(nèi)核之間共享。KeyStone 架構(gòu)可提供一些改進(jìn)措施，以簡(jiǎn)化共享內(nèi)部與外部存儲(chǔ)器的一致性管理操作。

在 KeyStone 架構(gòu)中，LL2 存儲(chǔ)器始終與 L1D 高速緩存保持一致，所以不需要對(duì)一致性管理進(jìn)行特殊的配置（雖然利用 L1D 一致性命令可實(shí)現(xiàn)一些性能優(yōu)化）。SL2 和 SL3 這兩種共享存儲(chǔ)器不能由硬件來(lái)保障與 L1 和 L2 高速緩存的同步。因此需要軟件控制往返于數(shù)據(jù) I/O 頁(yè)面的傳輸，以及對(duì)多內(nèi)核之間共享緩沖器的訪問(wèn)。

為簡(jiǎn)化該過(guò)程，已將 fence 操作作為新的 MFENCE 指令添加到 CorePac 中。當(dāng)與簡(jiǎn)單的 CPU 環(huán)路組合使用時(shí)，能將 MFENCE 用于實(shí)施 fence 操作，以保障讀/寫訪問(wèn)群組之間的序列一致性。能將其用于對(duì)可能從不同路徑到達(dá)的特定端點(diǎn)的存儲(chǔ)器請(qǐng)求進(jìn)行同步。此外，對(duì)于多處理器算法，還可將其用于以特定順序?qū)崿F(xiàn)對(duì)存儲(chǔ)器的存取，而這－順序從所有 CPU 角度來(lái)看都一樣。這可大幅簡(jiǎn)化共享數(shù)據(jù)段所需的一致性協(xié)議。

共享存儲(chǔ)器保護(hù)與地址擴(kuò)展 — C64x+ 和 C67x DSP 架構(gòu)均將存儲(chǔ)器保護(hù)作為內(nèi)部存儲(chǔ)器設(shè)計(jì)（L1、L2、SL2）的一部分。KeyStone 架構(gòu)將存儲(chǔ)器保護(hù)擴(kuò)展至外部存儲(chǔ)器，同時(shí)還增強(qiáng)了對(duì)內(nèi)部存儲(chǔ)器進(jìn)行保護(hù)的靈活性。另外，MSMC 允許將外部存儲(chǔ)器的地址空間從 32 位擴(kuò)展至 36 位。

可為每個(gè) C66x DSP 分配唯一的權(quán)限 ID (PrivlD) 值?？蔀閿?shù)據(jù) I/O 主系統(tǒng)分配一個(gè) PrivID，EDMA 則例外，但它可以繼承為每次傳輸進(jìn)行配置的主系統(tǒng)的 PrivID 值。KeyStone 器件總共可支持 16 個(gè) PrivID 值。存儲(chǔ)器保護(hù)屬性分別為管理員用戶和普通用戶分配了讀/寫/執(zhí)行訪問(wèn)權(quán)限。

局域存儲(chǔ)器的存儲(chǔ)保護(hù) —— C66x CorePac可提供由軟件控制的請(qǐng)求者到存儲(chǔ)器映射的靈活性，從而進(jìn)一步擴(kuò)展了此前 C6000 架構(gòu)的存儲(chǔ)器保護(hù)協(xié)議。所有存儲(chǔ)器請(qǐng)求者（C66x CPU、EDMA、導(dǎo)航器、PCIe、SRIO 等）均擁有相關(guān)聯(lián)的特權(quán) ID。內(nèi)部存儲(chǔ)器控制器可以區(qū)分多達(dá) 6 個(gè)不同的請(qǐng)求者，并配置所有其他請(qǐng)求者。由于 KeyStone 器件集成了更多的內(nèi)核以及更多的 DMA 主系統(tǒng)（I/O 和加速器），這一數(shù)目已不夠用。KeyStone CorePac 允許將系統(tǒng)主控器的 ID 映射到保護(hù)邏輯中使用的 ID，以使應(yīng)用能夠獲得量身打造的強(qiáng)大保護(hù)功能。

 
 
圖 4 － 存儲(chǔ)器保護(hù)屬性

共享存儲(chǔ)器的存儲(chǔ)器保護(hù) —— 共享存儲(chǔ)器擁有多個(gè)存儲(chǔ)器保護(hù)和地址擴(kuò)展 (MPAX) 單元。C66x DSP 可通過(guò) XMC 中的局域 MPAX 訪問(wèn) MSMC 通道，而數(shù)據(jù) I/O 則通過(guò) MSMC 中的MPAX 邏輯訪問(wèn) MSMC，并分別對(duì)內(nèi)部共享存儲(chǔ)器和外部存儲(chǔ)器進(jìn)行控制。

MPAX 單元將存儲(chǔ)器保護(hù)和地址擴(kuò)展結(jié)合成一步完成。正如對(duì)局域存儲(chǔ)器的訪問(wèn)一樣，MPAX 的運(yùn)行基礎(chǔ)為每個(gè)交易事務(wù)承載的特權(quán) ID，用以代表存儲(chǔ)器的請(qǐng)求者。對(duì)于每個(gè) PrivID，相關(guān)聯(lián)的 MPAX 單元在內(nèi)部共享存儲(chǔ)器和外部存儲(chǔ)器中均支持最多 16 個(gè)存儲(chǔ)段的定義。每個(gè)存儲(chǔ)段均獨(dú)立配置，并提供各自的存儲(chǔ)器保護(hù)地址擴(kuò)展屬性。每個(gè)存儲(chǔ)段的大小可以是2 的任意次方，范圍介于 4KB 到 4GB 之間。地址擴(kuò)展功能可將外部存儲(chǔ)空間從 32 位地址擴(kuò)展至 36 位。

 
圖 5 – MSMC 地址擴(kuò)展

存儲(chǔ)器段的地址區(qū)間定義非常靈活，而且能夠重疊以創(chuàng)建尺寸為非 2 的指數(shù)次方大小的段以及附加的存儲(chǔ)器區(qū)域。

地址擴(kuò)展功能可將 32 位地址重新映射到 36 位，從而支持更大的外部存儲(chǔ)器。地址擴(kuò)展能將 DSP 內(nèi)核中相同的虛擬地址映射到不同的物理地址，并將多個(gè)虛擬地址映射到同一物理地址，這對(duì)于同一個(gè)存儲(chǔ)器來(lái)說(shuō)具有不同的語(yǔ)義。MPAX 單元可將運(yùn)行在不同 DSP 內(nèi)核之上的操作系統(tǒng)和應(yīng)用進(jìn)行隔離，并能輕松支持共享程序。

圖 6 顯示了如何在 KeyStone 架構(gòu)內(nèi)使用 MPAX 來(lái)構(gòu)建多內(nèi)核虛擬存儲(chǔ)器的實(shí)例。假定所有內(nèi)核均運(yùn)行同一應(yīng)用，則可將該共享程序和靜態(tài)數(shù)據(jù)加載至共享的內(nèi)部和外部存儲(chǔ)器區(qū)域中。私有變量（如數(shù)據(jù) 1）可以使用各個(gè)內(nèi)核中的同一虛擬地址，同時(shí) MPAX 將其映射至不同的物理存儲(chǔ)器地址。軟件在運(yùn)行時(shí)無(wú)需重新進(jìn)行任何地址映射即可使相同的代碼映像在多個(gè)內(nèi)核上執(zhí)行。

錯(cuò)誤檢測(cè)與校正 —— 專用于基礎(chǔ)局端系統(tǒng)的數(shù)代 C6000 器件系列，內(nèi)部存儲(chǔ)空間中包含了軟錯(cuò)誤校正功能。KeyStone 系列器件以該技術(shù)為構(gòu)建基礎(chǔ)，能夠進(jìn)一步將軟錯(cuò)誤保護(hù)擴(kuò)展至存儲(chǔ)器的所有層級(jí)。

 
圖 6 － 多內(nèi)核虛擬存儲(chǔ)器
 
層級(jí)系統(tǒng)中的存儲(chǔ)器控制器可支持多級(jí)保護(hù)，并可用于實(shí)現(xiàn)對(duì)代碼段進(jìn)行全面校正，并對(duì)數(shù)據(jù)空間進(jìn)行錯(cuò)誤檢測(cè)。L1P、L2 和 SL2（或 SL3 內(nèi)部 RAM）均包含可用于檢測(cè)和校正 128 位或 256 位存儲(chǔ)器段內(nèi)單個(gè)位錯(cuò)誤的奇偶校驗(yàn)信息。另外，我們還將能檢測(cè)到同一訪問(wèn)中的兩個(gè)位錯(cuò)誤并觸發(fā)訪問(wèn) CorePac 產(chǎn)生異常。對(duì)于數(shù)據(jù)存取，僅能檢測(cè)到位誤差，并觸發(fā)異常。無(wú)論發(fā)生檢測(cè)還是校正事件，信息均被存儲(chǔ)在錯(cuò)誤訪問(wèn)的存儲(chǔ)器控制器中，以便為應(yīng)用和/或主機(jī)恢復(fù)提供信息援助。

通過(guò) ECC 邏輯可將軟錯(cuò)誤保護(hù)進(jìn)一步擴(kuò)展至外部存儲(chǔ)器空間。每 64 位數(shù)據(jù)有一個(gè) 8 位 ECC 碼，根據(jù)選項(xiàng)可配置成支持 32 位和 64 位數(shù)據(jù)寬度。添加 ECC 需要支持 32 位數(shù)據(jù)寬度的額外 4 位 DDR3 IC（實(shí)現(xiàn) 36 位接口），或額外的 8 位 DDR3 IC（實(shí)現(xiàn) 72 位接口）以存放與整個(gè)外部數(shù)據(jù)空間相關(guān)的 ECC 值。

總結(jié) 新型 KeyStone 架構(gòu)在存儲(chǔ)器架構(gòu)方面具備各種優(yōu)勢(shì)，意味著無(wú)論在單內(nèi)核還是在多內(nèi)核 SoC 執(zhí)行環(huán)境中都能夠直接實(shí)現(xiàn)顯著的性能提升。與此前的產(chǎn)品系列相比，這些性能提升涉及各級(jí)存儲(chǔ)器，如局域 L2、共享 L2/L3，以及外部存儲(chǔ)器等。通過(guò)高效判優(yōu)和預(yù)取機(jī)制，性能改進(jìn)也體現(xiàn)在多內(nèi)核、加速器以及數(shù)據(jù) I/O 的并行訪問(wèn)方面。

針對(duì)內(nèi)核之間以及內(nèi)核與數(shù)據(jù) I/O 之間的共享數(shù)據(jù)頁(yè)面，緩存一致性控制的改進(jìn)可實(shí)現(xiàn)更簡(jiǎn)單的判優(yōu)。

實(shí)施存儲(chǔ)器保護(hù)和地址擴(kuò)展可實(shí)現(xiàn)高度靈活的編程模型、更大范圍的地址搜索并為錯(cuò)誤訪問(wèn)提供保護(hù)。

針對(duì)各級(jí)存儲(chǔ)器的軟錯(cuò)誤保護(hù)可確保運(yùn)行時(shí)執(zhí)行不受隨機(jī)軟錯(cuò)誤事件的影響，而這一事件會(huì)對(duì)所有嵌入式處理器造成影響。

Keystone 架構(gòu)在存儲(chǔ)器性能、易操作性以及靈活性方面實(shí)現(xiàn)的改進(jìn)可確保程序員能夠?qū)崿F(xiàn)由功能強(qiáng)大的新型C66X DSP系列提供的全速性能優(yōu)勢(shì)。該架構(gòu)具有卓越的可擴(kuò)展性，其為具有各種數(shù)量的內(nèi)核、加速器和數(shù)據(jù) I/O 的 SoC 系列奠定了堅(jiān)實(shí)基礎(chǔ)，。