VHDL中Loop動(dòng)態(tài)條件的可綜合轉(zhuǎn)化
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摘要：論述VHDL中Loop語(yǔ)句動(dòng)態(tài)表達(dá)式的可綜合性問(wèn)題，提出三種解決方法：直接代入法、邊界擴(kuò)充法和計(jì)數(shù)器法，并對(duì)比這三類(lèi)方法的適用性。 關(guān)鍵詞：VHDL Loop動(dòng)態(tài)條件 綜合子集 直接代入法 邊界擴(kuò)充法 計(jì)數(shù)器法 引言 VHDL是一種硬件描述語(yǔ)言，于1983年被IEEE制定為國(guó)際標(biāo)準(zhǔn)IEEE1076。近年來(lái)國(guó)內(nèi)引進(jìn)和出版了不少教材，使其在國(guó)內(nèi)得到迅速推廣。由于VHDL最初目的是為了實(shí)現(xiàn)硬件的建模而被提出的，所以其措施能力超越了數(shù)字邏輯集成電路的范圍。而現(xiàn)有的EDA工具基本上只能支持VHDL的子集，特別是針對(duì)FPGA/CPLD器件進(jìn)行的不同的綜合工具，其綜合子集并非統(tǒng)一，不少初學(xué)者很難掌握。即使是部分有經(jīng)驗(yàn)的設(shè)計(jì)者，對(duì)于通常高級(jí)語(yǔ)言中都會(huì)涉及的循環(huán)語(yǔ)句，在VHDL中往往也不能運(yùn)用自如，甚至無(wú)法表達(dá)此類(lèi)邏輯，從而限制了VHDL的應(yīng)用水平。例如，VHDL的并行堆排序描述就是一個(gè)比較典型的例子。該實(shí)例十分類(lèi)似通常數(shù)據(jù)結(jié)構(gòu)的描述，推廣前景誘人；但只能通過(guò)仿真，卻不能在目前任何一個(gè)EDA工具進(jìn)行綜合，導(dǎo)致無(wú)實(shí)用價(jià)值。 本文從高級(jí)語(yǔ)言涉及最多的Loop語(yǔ)句出發(fā)，討論如何在VHDL中解決這類(lèi)問(wèn)題。 1 無(wú)法綜合的Loop動(dòng)態(tài)條件 VHDL中Loop表達(dá)式有三種體現(xiàn)形式：While……Loop、For……Loop和單獨(dú)的Loop語(yǔ)句。它還支持Next、Exit和標(biāo)號(hào)，因此，循環(huán)語(yǔ)句的表達(dá)能力大于常規(guī)的C或PASCAL語(yǔ)言。程序1是利用For語(yǔ)句和While語(yǔ)句描述插入算法的部分代碼。 程序1 不可綜合的VHDL循環(huán)語(yǔ)句 …… for I in 2 to Length loop ---Length為一個(gè)變量 Temp:=MyList(I)； J：=I； While(j>1)and MyList(j-1)<Temp loop MyList(j):=MyList(j-1); j:=j-1; End loop; MyList(j):=Temp； End loop; …… 對(duì)于第一個(gè)For語(yǔ)句，EDA工具Synplify綜合時(shí)將會(huì)給出無(wú)邊界的范圍錯(cuò)誤提示。 @E："H：.vhd"|for loops with unbound ranges should contain w wait statement 即使部分優(yōu)秀的綜合工具，例如ORCAD Express、Mentor Grpahs QuickHDL等能夠綜合第一個(gè)For語(yǔ)句，也無(wú)法支持第二個(gè)While條例表達(dá)式。ORCAD Express將給出表達(dá)式不可靜態(tài)計(jì)算的錯(cuò)誤提示。 ..vhd(45):Error,expression does not evaluate to a constant. 由于程序1在C程序員看來(lái)是沒(méi)有問(wèn)題的，因此，初學(xué)者往往不能解決好此類(lèi)問(wèn)題，從而使學(xué)習(xí)陷入困境，無(wú)法充分利用VHDL來(lái)表述邏輯。 2 直接代換法 對(duì)于第一類(lèi)無(wú)邊界的范圍錯(cuò)誤問(wèn)題，可以用循環(huán)的綜合機(jī)制轉(zhuǎn)化為相應(yīng)的語(yǔ)句。例如下面代碼： for I in 0 to 1 loop Out_Bus(i)<=In_Bus(i)； End loop； 其對(duì)應(yīng)綜合后的電路見(jiàn)圖1。 相應(yīng)的，也可以用下列語(yǔ)句直接代入代換： Out_Bus(0)<=In_Bus(0); Out_Bus(1)<=In_Bus(1)； 程序1可以采用下列VHDL代碼表示： K:=2； Temp:=MyList(2); If(MyList(1)<Temp then MyList(2):=MyList(1); J:=1; End if; MyList(J):=Temp; J:=3; Temp:=MyList(3); If(MyList(2)<Temp then MyList(3):=MyList(2); J:=2; End if; If(MyList(1)<Temp then MyList(2):=MyList(1); J:=1; End if; MyList(J):=Temp; …… 然而，這種使用方法要求設(shè)計(jì)者清楚循環(huán)條件一定會(huì)執(zhí)行的次數(shù)，否則將無(wú)法實(shí)施。當(dāng)循環(huán)次數(shù)比較大時(shí)，代碼編寫(xiě)工作量將十分龐大，因此可以采用第二種方法——邊界擴(kuò)充法。 3 邊界擴(kuò)充法 邊界擴(kuò)充法是指在邊界未定時(shí)，可以將邊界定為最大可能的范圍，即用靜態(tài)表達(dá)來(lái)替代。例如程序1的代碼可以改寫(xiě)為： constant MAX:integer=100; --MAX必須大于MyLen所有可能的取值 …… Out_loop:for I in 2 to MAX loop Exit out_loop when I>MyLen; --MyLen為變量 Temp:=MyList(I); countj:=I; inter_loop:for j in I downto 2 loop countj:=j; exit inter_loop when MyList(j-1)<Temp; --退出循環(huán) MyList(j):=MyList(j-1); End loop; MyList(countj):=Temp; End loop; 盡管這種方法可以處理未知邊界和未定表達(dá)式的情況，但十分消耗空間，特別是當(dāng)MyLen相對(duì)MAX比較小的時(shí)候，代價(jià)非常大。此時(shí)，可以利用時(shí)間換空間的方法進(jìn)行轉(zhuǎn)換。 計(jì)數(shù)器法是指引入時(shí)鐘和計(jì)數(shù)器，用計(jì)數(shù)器對(duì)邊界條件進(jìn)行控制，也可以將動(dòng)態(tài)表達(dá)式直接代入轉(zhuǎn)化相應(yīng)的靜態(tài)表達(dá)式。例如，上述代碼的For條件可以用下列代碼替換： if(Reset='1')then I:=2; Elsif clk='1'and clk'event then Temp:=MyList(I); J:=2; While(j>1)and MyList(j-1)<Temp loop MyList(j):=MyList(j-1); j:=j-1; End loop; MyList(j):=Temp; I:=(I+1); If(I=MyLen+1)then I:=2;end if; End if; 相比原來(lái)的代碼，引入了1個(gè)時(shí)鐘和1個(gè)復(fù)位。但綜合開(kāi)銷(xiāo)最大的循環(huán)語(yǔ)句卻被取代了，因此，綜合產(chǎn)生門(mén)的數(shù)目將大幅度下降，但處理時(shí)間將相應(yīng)延長(zhǎng)到原來(lái)循環(huán)條件范圍。 本刊網(wǎng)絡(luò)補(bǔ)充版（http://www.dpj.com.cn）中發(fā)表了四個(gè)源代碼，分別為不可綜合例子、直接代換法、邊界擴(kuò)充法和計(jì)算器法，內(nèi)部都有相應(yīng)注釋。其中計(jì)數(shù)器法改進(jìn)為雙計(jì)數(shù)器方法。 結(jié)語(yǔ) 以上三種方法各有優(yōu)缺點(diǎn)，不可一概而論，可以根據(jù)實(shí)際情況處理。直接代換法一般用于循環(huán)次數(shù)少的情況；邊界擴(kuò)充法一般用于循環(huán)次數(shù)接近最大邊界時(shí)；計(jì)數(shù)器方法一般用于芯片內(nèi)部時(shí)鐘相對(duì)信號(hào)時(shí)鐘快許多的情況。 |
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