可編程邏輯器件APEX20K的原理及應(yīng)用

    摘要：介紹了Altera公司生產(chǎn)的多核架構(gòu)可編程邏輯器件APEX20K系列芯片的主要特點(diǎn)和結(jié)構(gòu)功能，給出了APEX20K內(nèi)含的ClockLock以及ClockBoost電路的典型應(yīng)用實(shí)例。

    關(guān)鍵詞：可編程邏輯器件  在系統(tǒng)設(shè)計(jì)  FPGA  APEX20K

1 主要特點(diǎn)

APEX20K是Altera公司生產(chǎn)的首款帶有多核架構(gòu)的可編程邏輯器件，密度在30 000到1 500 000門，時(shí)鐘速度高達(dá)822MHz。這種多核結(jié)構(gòu)克服了必須用多個(gè)器件來實(shí)現(xiàn)系統(tǒng)級(jí)設(shè)計(jì)的麻煩，同時(shí)也節(jié)省了PCB板的空間。由于APEX20K具有功耗低、體積小、集成度高、速度快、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，因此，可廣泛應(yīng)用于系統(tǒng)板級(jí)設(shè)計(jì)領(lǐng)域。APEX20K主要特點(diǎn)如下：

●是第一款帶有多核架構(gòu)的可編程邏輯器件；

●內(nèi)含嵌入式系統(tǒng)模塊，并可實(shí)現(xiàn)多種存儲(chǔ)器功能，其中包括先進(jìn)先出存儲(chǔ)功能（FIFO）、雙口RAM、CAM（內(nèi)容可尋址存儲(chǔ)器）；

●密度高，門數(shù)多，邏輯元素高達(dá)51840，RAM高達(dá)442368位，基于多核的乘積項(xiàng)高達(dá)3456，因此可以滿足系統(tǒng)級(jí)設(shè)計(jì)的高密度要求；

●功耗低，采用1.8V-2.5V電壓供電，并可與1.8V、2.5V、3.3V、5.0V供電的器件接口；

圖1

    ●帶有4個(gè)鎖相環(huán)電路，可提供時(shí)鐘鎖定、時(shí)鐘管理和時(shí)鐘移位功能，因此可以降低時(shí)鐘的延遲和抖動(dòng)，并可以提供時(shí)鐘的1倍至60倍的倍頻與1到256的分頻，可編程時(shí)鐘相位和延遲相移；

●具有強(qiáng)大的I/O功能，與PCI SIG局部總線標(biāo)準(zhǔn)外設(shè)兼容，支持低壓差分信號(hào)（LVDS）、LVTTL、LVCMOS、GTL+、CTT、AGP、LVPECL、SSTL-3和SSTL-2及高速終端邏輯（HSTL Class I）；

●兼容64bit、64MHz PCI,支持PCI-X；

●支持高速外部存儲(chǔ)器，包括DDR SDRAM以及ZBT SRAM；

●可在多重電壓下工作，非常適合在混合電壓系統(tǒng)中使用；

●采用FineLine BGA封裝，減小了芯片的占用面積，同時(shí)具有更好的溫度特性；

●嵌入了SignalTap的邏輯分析儀，增強(qiáng)了芯片的功能驗(yàn)證性能；

●支持Altera的QuartusTM II開發(fā)系統(tǒng)的自動(dòng)布線功能。

2 功能描述

APEX20K系列器件將查找表邏輯和乘積項(xiàng)邏輯以及存儲(chǔ)器集成在一體。其4輸入查找表功能可實(shí)現(xiàn)復(fù)雜的數(shù)字信號(hào)處理功能，并可用乘積項(xiàng)實(shí)現(xiàn)高速控制邏輯和狀態(tài)機(jī)。APEX20K中每個(gè)IOE包含一個(gè)雙向I/O緩沖器和一個(gè)寄存器，IOE可以作為輸入管腳、輸出管腳和雙向管腳使用。圖1所示為APEX20K器件的結(jié)構(gòu)框圖。APEX20K提供了2個(gè)專用的時(shí)鐘管腳和4個(gè)專用輸入管腳來驅(qū)動(dòng)寄存器控制輸入，這些輸入信號(hào)可以產(chǎn)生高速低畸變的時(shí)鐘分布。它們使用專用的布線通道，延遲非常小。有4個(gè)專用信號(hào)用于驅(qū)動(dòng)全局信號(hào)，這4個(gè)全局信號(hào)同時(shí)可以由內(nèi)部邏輯驅(qū)動(dòng)，以產(chǎn)生一個(gè)高扇出的異步清零信號(hào)。APEX20K器件系列同時(shí)提供有ClockLock、ColckBoost和Clockshift時(shí)鐘管理電路。

    APEX20K系列器件由一系列的MegaLAB結(jié)構(gòu)構(gòu)成，每個(gè)MegaLAB結(jié)構(gòu)包含16個(gè)邏輯陣列塊LABs、一個(gè)ESB和一個(gè)MegaLAB互連。每個(gè)LABs包含10個(gè)邏輯元素（LEs）、以及與LEs相關(guān)的進(jìn)位鏈和層疊鏈。每個(gè)LE可以通過高速的局部互聯(lián)驅(qū)動(dòng)另外29個(gè)LEs。每一個(gè)LE包含一個(gè)4輸入的查找表，另外，每一個(gè)LE又包含一個(gè)可編程寄存器和進(jìn)位鏈以及層疊鏈。每一個(gè)LE驅(qū)動(dòng)局部互連和MegaLAB互連以及FastTrack互聯(lián)布線結(jié)構(gòu)。

APEX20K系列器件架構(gòu)提供有進(jìn)位鏈和層疊鏈2種類型的專用高速數(shù)據(jù)通道，可用來連接相鄰的LEs。這種連接不用局部互連通道，而只用進(jìn)位鏈可執(zhí)行加法器、計(jì)數(shù)器和比較器（可被軟件工具和Mega功能自動(dòng)使用），專用的層疊鏈可以執(zhí)行高速、高扇出邏輯功能。APEX20K系列的LE可以工作在如圖2所示的3種模式。

（1）正常工作模式

該模式利用其內(nèi)部的層疊鏈，適用于通用邏輯的應(yīng)用，組合功能或是寬帶解碼功能。在此模式下，來自LAB局部互連和進(jìn)位輸入的四個(gè)數(shù)據(jù)輸入到四輸入LUT。

（2）算術(shù)模式

該模式適用于加法器、累加器和比較器的應(yīng)用。在算術(shù)模式中，一個(gè)LE使用2個(gè)3輸入LUT。其中第一個(gè)LUT利用進(jìn)位輸入信號(hào)及輸入數(shù)據(jù)產(chǎn)生一個(gè)組合輸出。第二個(gè)LUT利用該組合信號(hào)產(chǎn)生進(jìn)位輸出，并以此形成進(jìn)位鏈。

（3）計(jì)數(shù)模式

該模式可提供時(shí)鐘使能、計(jì)數(shù)使能、同步加/減控制、同步清零、同步加載選擇。同步清零和同步加載是LAB寬信號(hào)，其影響LAB的寄存器。因此，如果LAB中的任何一個(gè)工作在計(jì)數(shù)模式，LAB中其余的LEs被用作同一計(jì)數(shù)器的一部分或是復(fù)合功能。計(jì)數(shù)模式利用兩個(gè)三輸入LUTs，一個(gè)計(jì)數(shù)數(shù)據(jù)，另一個(gè)產(chǎn)生快速進(jìn)位位。一個(gè)二選一復(fù)用器提供同步加載，另一個(gè)AND門提供異步清零。

    所有的20K器件均可重新配置在特殊功能用途的板上。APEX20K可通過配置芯片EPC1、EPC2和EPC16以串行數(shù)據(jù)充方式進(jìn)行在系統(tǒng)編程。所以，APEX20K包括一個(gè)可選接口，允許APEX20K微處理器以串行或并行、同步或異步方式配置芯片，因此，微處理器可將APEX20K看作存儲(chǔ)器，并可通過寫入虛擬內(nèi)存來配置器件，而且配置十分容易。APEX20K器件配置完成后，便可通過重置器件來載入新數(shù)據(jù)。

3 應(yīng)用舉例

APEX20K系列器件支持ClockLock和ColckBoost等時(shí)鐘管理功能，這些功能由PLL保證。ClockLock電路使用一個(gè)同步的PLL來減少器件內(nèi)部的時(shí)鐘延遲和畸變。ColckBoost電路可以對(duì)時(shí)鐘進(jìn)行倍頻。其內(nèi)部帶有高速的時(shí)鐘分布樹，而且設(shè)計(jì)者不需要對(duì)時(shí)鐘分布樹進(jìn)行設(shè)計(jì)和優(yōu)化。

在設(shè)計(jì)電路板時(shí)可使用低頻的信號(hào)來作為輸入時(shí)鐘，然后在片內(nèi)通過倍頻將其變成高頻時(shí)鐘。因?yàn)槭褂玫皖l時(shí)鐘可以降低傳輸線干擾，簡(jiǎn)化電路板的布局。APEX20K可進(jìn)行2或4的倍頻，而APEX20KE可進(jìn)行更復(fù)雜的倍頻。

3.1 倍頻電路的應(yīng)用

在以微處理器為核心的應(yīng)用中，系統(tǒng)的輸入時(shí)鐘頻率可以比系統(tǒng)中其余器件的時(shí)鐘頻率低。一個(gè)嵌入式微處理或其外圍電路可以以比I/O總線時(shí)鐘更快的速率運(yùn)行。由于在嵌入式應(yīng)用中，同步或計(jì)數(shù)時(shí)都需要快速時(shí)鐘，因此，APEX20K中的時(shí)鐘管理電路經(jīng)常用于對(duì)低頻總線時(shí)鐘進(jìn)行倍頻，并可進(jìn)行在系統(tǒng)開發(fā)。圖3為其在嵌入式應(yīng)用中時(shí)鐘合成電路。

3.2 降低板上時(shí)鐘的延遲

利用APEX20KE系列器件的反饋引腳可以降低板上各個(gè)器件之間的時(shí)鐘畸變，用PLL功能可將反饋輸入端連接至CLK輸入端。PLL可在工作期間動(dòng)態(tài)調(diào)整由于溫度或電壓變化引起的輸出變化。因此在進(jìn)行電路板設(shè)計(jì)時(shí)，反饋輸入端的延遲應(yīng)與所涉及的每個(gè)器件產(chǎn)生的延遲匹配。相同的延遲可確保同步的反饋輸入端與目標(biāo)器件的同步，從而消除延遲。圖4是利用APEX20KE器件消除板上延遲的示意圖。

進(jìn)行電路板布線設(shè)計(jì)時(shí)，應(yīng)使從CLKLK-OUT1端至每個(gè)器件的路徑與反饋到CLKLK-FB1端的路徑相等。

4 結(jié)論

利用APEX20K先進(jìn)的ClockLock和ClockBoost功能可以顯著提高系統(tǒng)的性能和設(shè)計(jì)靈活性。并可在器件內(nèi)降低時(shí)鐘延遲和消除時(shí)鐘畸變。ClockBoost可以簡(jiǎn)化電路板的設(shè)計(jì)，而且在器件內(nèi)部可以執(zhí)行比輸入時(shí)鐘頻率高許多的邏輯運(yùn)算。此外，APEX20KE系列器件還可以執(zhí)行m/(n)×k)的倍頻，其中m和k的數(shù)值范圍為2～160，n范圍1～16。其具有的LVDS I/O接口和相位調(diào)整可以進(jìn)行更復(fù)雜的時(shí)鐘合成處理。

APEX20K系列器件可以支持很多電壓標(biāo)準(zhǔn)，特別是LVDS的性能可以達(dá)到822M/s，且有很強(qiáng)的抵抗板級(jí)噪聲能力，功耗也非常低。采用LVDS作為I/O接口的解決方案正逐漸成為一種趨勢(shì)。因此，APEX20K系列器件會(huì)應(yīng)用到越來越多的領(lǐng)域。