基于FPGA的數(shù)字復接系統(tǒng)幀同步器設計與實現(xiàn)

    摘要：介紹了應用ＦＰＧＡ技術(shù)進行幀同步器設計的實現(xiàn)原理、系統(tǒng)框圖及設計中需要注意的問題，給出了用ＶＨＤＬ描述的幾個模塊的源代碼。

    關鍵詞：數(shù)字復接；幀同步器；ＦＰＧＡ

在數(shù)字通信網(wǎng)中，為了提高傳輸效率，常常需要將若干路低速數(shù)字信號合并成一路高速數(shù)字信號，以便通過高速信道進行傳輸。實現(xiàn)此功能的設備稱為數(shù)字復接系統(tǒng)。

數(shù)字復接系統(tǒng)包括發(fā)送端和接收端兩部分，通常稱為復接器和分接器。為了使分接器的幀狀態(tài)相對于復接器的幀狀態(tài)獲得并保持相位關系，以便正確地實施分接，數(shù)字復接系統(tǒng)在發(fā)送端把低速數(shù)字信號合并為高速信號的同時，往往還要插入用于同步的幀同步碼；而在接收端，分接器要把發(fā)送端數(shù)字信號中的幀同步碼檢測出來并去除，然后才能分解為原來的支路數(shù)字信號，其中完成幀同步碼檢出這一功能的單元稱為數(shù)字復接系統(tǒng)的幀同步器。在合路數(shù)字信號中，幀同步碼能否被準確識別直接決定了能否正確的分接出各個支路信號。

目前，ＦＰＧＡ已在通信領域得到了廣泛應用，這也為數(shù)字復接技術(shù)提供了靈活且可移植的設計方法。本文將介紹數(shù)字復接系統(tǒng)中幀同步器的工作原理和ＦＰＧＡ的設計流程，同時將給出具體實現(xiàn)方法以及設計中需要注意的問題。

１ 幀同步器原理

圖１是筆者設計的一種數(shù)字復接系統(tǒng)接收端的原理框圖。其中，定時發(fā)生器為幀同步系統(tǒng)提供幀定位標志信號；幀同步系統(tǒng)用來檢測所傳輸數(shù)據(jù)碼流中的幀同步碼；比特分接電路用于把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)；告警優(yōu)先電路用來指示當前系統(tǒng)處于同步狀態(tài)還是失步狀態(tài)。

    在復接系統(tǒng)的發(fā)送端，可以將幀同步碼集中插在每幀的開頭位置；也可以將其分散插在各個支路的前面。前者稱為幀同步碼集中插入法，后者稱為分散插入法。圖２所示是使用集中插入法時，接收端幀同步器的原理框圖。

通常幀同步電路有兩種狀態(tài)，同步未建立時系統(tǒng)處于搜捕態(tài)，建立后則處于保持態(tài)；保持態(tài)下的同步保護措施稱為前方保護，搜捕態(tài)下的同步保護措施稱為后方保護。幀同步系統(tǒng)電路設計的原則是：同步建立時，假同步概率要??；同步建立后，漏同步概率要小。

圖２中的幀同步器前端是由８位移位寄存器組成的幀同步碼檢測電路，當輸入碼流中無同步碼組時，檢測電路輸出始終為１，這時定時發(fā)生器關閉，比較／計數(shù)電路（由ａ、ｂ、ｃ、ｄ四個Ｄ觸發(fā)器組成）不工作，系統(tǒng)處于搜捕態(tài)；一旦在輸入碼流中檢測到同步碼組，檢測電路輸出就為０，定時發(fā)生器開始產(chǎn)生比較／計數(shù)電路的計數(shù)時鐘，計數(shù)器開始后方保護計數(shù)；如果隨后在規(guī)定時刻上又連續(xù)α－１次（圖中α＝３）檢測到幀同步碼組，則系統(tǒng)同步，幀同步器進入保持態(tài)。在同步保持狀態(tài)下，一旦幀同步碼檢測電路在規(guī)定時刻有一次未發(fā)現(xiàn)幀同步碼，比較／計數(shù)電路便開始前方保護計數(shù)，如果隨后在規(guī)定時刻上又連續(xù)β－１次（圖中β＝４）檢測不到幀同步碼，則定時發(fā)生器關閉，幀同步器由保持態(tài)進入搜捕態(tài)，重新捕捉幀同步碼。

值得注意的是，如果搜捕中第一次檢測到的是假的同步碼組（即在傳送的碼元中有一段數(shù)據(jù)與幀同步碼相同，但其出現(xiàn)的位置不是在規(guī)定的同步碼位置上），定時發(fā)生器仍不工作，此時幀同步碼檢測電路將繼續(xù)搜捕，直至檢測到真正的幀同步碼為止。

２ ＦＰＧＡ設計與實現(xiàn)

在ＦＰＧＡ設計中，幀同步器主要由幀同步碼檢出、保護和校核計數(shù)、幀失步調(diào)整控制門三部分組成。圖３中的虛線框部分就是幀同步器。下面給出用ＶＨＤＬ語言設計幀同步器的幾個進程模塊。

２．１ 同步碼檢測電路

幀同步碼檢測電路由８位移位寄存器組成，這里把幀同步碼設定為８位最佳碼“１０１１１０００”，當電路檢測到輸入碼流中有幀同步碼組時，檢測電路將輸出“０”；否則將輸出“１”。輸出結(jié)果將作為定時發(fā)生器的控制信號之一。具體程序如下（其中ｄ ｉｎ為串行輸入碼流，ｙｆ１是檢測電路輸出的結(jié)果）：

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ( ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′１′) ｔｈｅｎ

ｏｕｔｐｕｔ＜＝ｄ_ｉｎ＆ｏｕｔｐｕｔ(７ ｄｏｗｎ ｔｏ １);

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｐ２;

ｙｆｌ＜＝ ｎｏｔ((ｎｏｔ ｏｕｔｐｕｔ(７))ａｎｄ (ｎｏｔ ｏｕｔｐｕｔ(６)) ａｎｄ ( ｎｏｔ ｏｕｔｐｕｔ(５)） ａｎｄ ｏｕｔｐｕｔ(４) ａｎｄ ｏｕｔｐｕｔ(３) ａｎｄ ｏｕｔｐｕｔ(２) ａｎｄ (ｎｏｔ ｏｕｔｐｕｔ(１))?ａｎｄ ｏｕｔｐｕｔ(０)); ??

－－″１０１１１０００″

２．２ 定時發(fā)生器

定時發(fā)生器可對時鐘ｃｌｋ進行ｎ分頻，分頻后的周期等于幀周期（一幀有ｎ個碼元，這里ｎ＝８８）。 定時發(fā)生器主要用來產(chǎn)生幀定位標志信號，該信號是產(chǎn)生比較／計數(shù)電路計數(shù)時鐘ｃｌｋ ｙｆ５的信號之一。在下面的程序中，ｃｌｋ為時鐘，ｙｆ４為控制門輸出信號，用于控制定時發(fā)生器的打開和關閉，ｆ８為幀定位標志信號。具體程序如下：

ｐｒｏｃｅｓｓ(ｒｅｓｅｔ,ｃｌｋ,ｙｆ４)

ｂｅｇｉｎ

ｉｆ ｒｅｓｅｔ＝′１′ ｔｈｅｎ

ｆ８＜＝′１′;

ｅｌｓｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ

ｉｆ ｙｆ４＝′０′ｔｈｅｎ

ｃｏｕｎｔｆ＜＝″０００００００″?

ｆ８＜＝′１′;

ｅｌｓｉｆ ｃｏｕｎｔｆ＝″１０１０１１１″ ｔｈｅｎ

ｃｏｕｎｔｆ＜＝″０００００００″;

ｆ８＜＝′１′;

ｅｌｓｅ

ｃｏｕｎｔｆ＜＝ｃｏｕｎｔｆ＋１;

ｆ８＜＝′０′;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ

２．３ 控制門

控制門主要由ＲＳ觸發(fā)器構(gòu)成，用來判斷系統(tǒng)是同步還是失步。同步時，ＲＳ觸發(fā)器的Ｑ端輸出１，Ｑ 端輸出０；失步時，Ｑ端輸出０，Ｑ 端輸出１。Ｑ端可作為進一步分接數(shù)據(jù)的控制信號， Ｑ 端輸出結(jié)果可打開或關閉控制門ｙｆ４。具體程序如下：

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′１′ ｔｈｅｎ

ｒｓ＜＝(Ｒ＆Ｓ);?

ｃａｓｅ ｒｓ ｉｓ

ｗｈｅｎ″０１″＝＞   Ｑ１＜＝ ′１′;

Ｑ＜＝′０′;

ｗｈｅｎ ″１０″＝＞ Ｑ１＜＝ ′０′;?

Ｑ＜＝′１′;

ｗｈｅｎ ″１１″＝＞ Ｑ＜＝ＲＳｑ;

Ｑ１＜＝ ＲＳｑ１;

ｗｈｅｎ ｏｔｈｅｒｓ ＝＞ ｎｕｌｌ;

ｅｎｄ ｃａｓｅ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ

    ２．４ 比較／計數(shù)電路

比較／計數(shù)電路用于完成搜捕態(tài)與保持態(tài)下的計數(shù)。搜捕態(tài)下，當幀同步碼檢測電路連續(xù)３?α＝３?次捕獲到同相位的正確幀同步碼時，幀同步器將進入保持態(tài)；而在保持態(tài)下，如果幀同步碼檢測電路連續(xù)４(β＝４)次未檢測到幀同步碼，幀同步器將進入搜捕態(tài)。程序如下（其中，比較／計數(shù)電路計數(shù)時鐘ｃｌｋ_ｙｆ５由幀定位標志信號ｆ８和時鐘ｃｌｋ產(chǎn)生，ｙｆ２為輸出保持結(jié)果，ｙｆ３為輸出搜捕結(jié)果）：

ｃｌｋ_ｙｆ５＜＝ｎｏｔ (ｆ８ ａｎｄ ｃｌｋ) ;產(chǎn)生比較／計數(shù)電路所需時鐘

ｐｒｏｃｅｓｓ(ｒｅｓｅｔ，ｃｌｋ_ｙｆ５) ；比較／計數(shù)電路

ｂｅｇｉｎ

ｉｆ ｒｅｓｅｔ＝′１′ ｔｈｅｎ

ｑａ＜＝′０′;ｑｂ＜＝′０′;ｑｃ＜＝′０′;

ｑａ１＜＝′１′;ｑｂ１＜＝′１′;ｑｃ１＜＝′１′;ｑｄ１＜＝′１′;

－－ｐｒｏｔｅｌ＜＝″００００″;

ｅｌｓｉｆ ｃｌｋ_ｙｆ５＇ｅｖｅｎｔ ａｎｄ ｃｌｋ_ｙｆ５＝′１′ ｔｈｅｎ

ｑａ＜＝ｑｅ１;

ｑａ１＜＝ｑｅ;

ｑｂ＜＝ｑａ;

ｑｂ１＜＝ｑａ１;

ｑｃ＜＝ｑｂ;

ｑｃ１＜＝ ｑｂ１;

ｑｄ１＜＝ｑｃ１;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ; ?

ｙｆ２＜＝ｎｏｔ(ｑａ１ ａｎｄ ｑｂ１ ａｎｄ ｑｃ１ ａｎｄ ｑｄ１);

ｙｆ３＜＝ｎｏｔ(ｑａ ａｎｄ ｑｂ ａｎｄ ｑｃ);

３ 設計中需要注意的問題

設計中要嚴格控制定時發(fā)生器產(chǎn)生時鐘ｃｌｋ_ｙｆ５的寬度，以避免出現(xiàn)不定狀態(tài)。如果幀定位標志信號ｆ８與幀同步檢出電路都是由時鐘ｃｌｋ的上升沿或下降沿產(chǎn)生的，那么ｃｌｋ_ｙｆ５脈沖中就會出現(xiàn)一小段不定狀態(tài)，而在這段時間里幀同步系統(tǒng)是不能正常工作的。所以，幀定位標志信號ｆ８由時鐘ｃｌｋ的下降沿觸發(fā)產(chǎn)生，幀同步檢出電路則由時鐘ｃｌｋ的上升沿觸發(fā)，這樣便可以得到一半碼元寬度的時鐘ｃｌｋ_ｙｆ５脈沖，且脈沖中不存在不定狀態(tài)。

設計中應多采用同步時序電路來實現(xiàn)各個進程模塊的功能，以免電路中產(chǎn)生毛刺。

４　結(jié)束語

本設計選用Ｘｉｌｉｎｘ公司的ＩＳＥ５．２作為硬件開發(fā)平臺，并采用ＶＨＤＬ編程語言。文中程序已通過了綜合實驗，并進行了功能仿真和時序仿真，仿真結(jié)果正確。在硬件實現(xiàn)與調(diào)試過程中，將程序下載到Ｘｉｌｉｎｘ公司的ＶＩＲＴＥＸ芯片，然后經(jīng)過整體調(diào)試，最終實現(xiàn)了數(shù)字復接系統(tǒng)中幀同步器的設計。