一種基于FPGA的新型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

摘 要：本文設(shè)計(jì)實(shí)現(xiàn)了一種用于測(cè)量基帶傳輸信道的誤碼儀，闡述了主要模塊的工作原理，提出了一種新的積分鑒相同步時(shí)鐘提取的實(shí)現(xiàn)方法，此方法能夠提高同步時(shí)鐘的準(zhǔn)確度，從而提高誤碼測(cè)量精度。
關(guān)鍵詞：誤碼測(cè)試儀；FPGA ；鑒相器；數(shù)字鎖相環(huán)

引言

　　誤碼儀是評(píng)估信道性能的基本測(cè)量?jī)x器。本文介紹的誤碼儀結(jié)合FPGA 的特點(diǎn),采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測(cè)試方法，經(jīng)多次測(cè)試驗(yàn)證，方案可行，設(shè)計(jì)的系統(tǒng)穩(wěn)定。本文設(shè)計(jì)的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。

1 發(fā)信機(jī)

　　發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過(guò)FPGA 由VHDL 編程實(shí)現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下：
　　　　　　　

　　　　　　　　　　　　　　　　　　圖1 偽隨機(jī)序列產(chǎn)生原理圖
　　其中，ak-i是各移位寄存器的狀態(tài)，Ci對(duì)應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋，為0不參與反饋。反饋函數(shù)為：
　　　　　　　　　　　
　　當(dāng)級(jí)數(shù)n 和反饋系數(shù)一旦確定，則反饋移位寄存器的輸出序列確定了，m序列的一個(gè)重要的性質(zhì)是：任一m序列的循環(huán)移位仍是一個(gè)m序列，序列長(zhǎng)度為m = 2n-1 。

2 接收機(jī)
　　接收機(jī)主要由時(shí)鐘同步模塊、狀態(tài)同步模塊組成，其功能框圖如圖2 所示。
　　　　　　　

　　　　　　　　　　　　　　　　　　　圖2 誤碼器接收機(jī)功能框圖

2.1 時(shí)鐘提取模塊
　　本單元所采用的時(shí)鐘提取方法是采用新的積分鑒相來(lái)實(shí)現(xiàn)的，通過(guò)在一個(gè)時(shí)鐘周期內(nèi)對(duì)碼元進(jìn)行積分，判斷超前滯后，從而極大的降低了因干擾信號(hào)的出現(xiàn)導(dǎo)致誤調(diào)的可能性。時(shí)鐘提取的原理圖如下：
　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　圖3 時(shí)鐘提取原理圖

（1 ）鑒相器
　　導(dǎo)前- 滯后型數(shù)字鑒相器的特點(diǎn)是,它輸出一個(gè)表示本地估算信號(hào)超前或滯后于輸入信號(hào)的量.如果本地估算信號(hào)超前于輸入信號(hào),則輸出“超前脈沖”, 以便利用該“超前脈沖”控制本地估算信號(hào)的相位推后。反之,則輸出“滯后脈沖”,并使本地估算信號(hào)的相位前移. 導(dǎo)前- 滯后型數(shù)字鑒相器可分為微分型和積分型兩種.由于積分型導(dǎo)前- 滯后數(shù)字鑒相器,具有優(yōu)良的抗干擾性能. 因此本設(shè)計(jì)采用了積分型導(dǎo)前-滯后型數(shù)字鑒相器.

　　積分型導(dǎo)前-滯后型數(shù)字鑒相器中，本地時(shí)鐘的上升沿為同相積分的清洗時(shí)刻,上升沿到來(lái)時(shí),在本地高頻時(shí)鐘下，同相計(jì)數(shù)器開(kāi)始計(jì)數(shù)，當(dāng)輸入碼元是“1”時(shí)，每來(lái)一高頻脈沖計(jì)數(shù)器加1計(jì)數(shù)，當(dāng)輸入碼元是“0”時(shí)，每來(lái)一高頻脈沖計(jì)數(shù)器減 1計(jì)數(shù)。當(dāng)下一上升沿到來(lái)時(shí)，將計(jì)數(shù)值輸出，并清零計(jì)數(shù)器，計(jì)數(shù)器在高頻脈沖下重新開(kāi)始計(jì)數(shù).本地時(shí)鐘的下降沿為中相積分的清洗時(shí)刻,在下降沿到來(lái)時(shí),在上述同樣的高頻時(shí)鐘下，中相積分計(jì)數(shù)器開(kāi)始計(jì)數(shù)，當(dāng)碼元為“1”時(shí)，計(jì)數(shù)器加1，當(dāng)碼元為“0”時(shí)，計(jì)數(shù)器減1。當(dāng)下一下降沿到來(lái)時(shí)，將計(jì)數(shù)值輸出，同時(shí)對(duì)計(jì)數(shù)器清零，重新計(jì)數(shù)。在準(zhǔn)確同步的情況下,同相積分的積分區(qū)間正好和接收的一個(gè)碼元寬度相重合,同相積分計(jì)數(shù)器輸出為± T(+T表示碼元為1，-T 表示碼元為0)，而中相積分器的輸出為0 或± T.在中相積分周期內(nèi)若碼元出現(xiàn)0→1或1→0變化，則中相積分器輸出為0。在中相積分周期內(nèi),若碼元沒(méi)有翻轉(zhuǎn),碼元始終為“1”，則中相積分計(jì)數(shù)器輸出為T(mén)。若碼元始終為“0”，則中相積分計(jì)數(shù)器輸出為-T。若本地估算時(shí)鐘超前于輸入碼元，當(dāng)同相積分計(jì)數(shù)器的輸出大于0，則隨后的中相積分計(jì)數(shù)器的輸出也大于0，當(dāng)同相積分計(jì)數(shù)器的輸出小于0時(shí)，則隨后的中相積分計(jì)數(shù)器的輸出也小于0。當(dāng)同相積分計(jì)數(shù)器輸出為+T或-T時(shí)，隨后的中相積分計(jì)數(shù)器輸出也為+ T或-T 時(shí)，表明是處于連“1”或連“0”狀態(tài)，則超前或滯后標(biāo)志都為0。若本地估算時(shí)鐘滯后于輸入碼元，當(dāng)同相積分計(jì)數(shù)器的輸出大于0，則隨后的中相積分計(jì)數(shù)器的輸出小于0，當(dāng)同相積分計(jì)數(shù)器的輸出小于0時(shí)，則隨后的中相積分計(jì)數(shù)器的輸出將大于0 。

　　當(dāng)下降沿到來(lái)時(shí)，先檢測(cè)同相計(jì)數(shù)器的輸出，當(dāng)為0時(shí)，如果中相計(jì)數(shù)器的輸出為0，則表示還沒(méi)開(kāi)始檢測(cè)，就沒(méi)有超前滯后信息。如果中相計(jì)數(shù)器的輸出不為0，則表示本地估算的時(shí)鐘剛好與待檢測(cè)的時(shí)鐘正交，處于超前和滯后分界處，在這里對(duì)其做超前處理。如果同相計(jì)數(shù)器的輸出不為0，此時(shí)如果中相計(jì)數(shù)器的輸出為0，則表示剛好兩時(shí)鐘同步，故沒(méi)有超前和滯后信息。如果中相計(jì)數(shù)器的輸出為土20，即為整個(gè)碼元的長(zhǎng)度。則表示中相計(jì)數(shù)過(guò)程始終為“1”或“0”，出現(xiàn)連“1”或連“0”狀態(tài)，為防止誤操作，同樣認(rèn)為沒(méi)有超前和滯后。如果此時(shí)中相計(jì)數(shù)器的輸出不為0，也不為整個(gè)碼元，則將同相計(jì)數(shù)器的輸出和中相計(jì)數(shù)器的輸出的符號(hào)位進(jìn)行異或，即兩者符號(hào)相同表示超前，符號(hào)不同表示滯后。

（2）雙相高頻時(shí)鐘源與?？劭刂齐娐?
　　雙相高頻時(shí)鐘源是形成兩路窄脈沖信號(hào)，兩個(gè)窄脈沖信號(hào)剛好相差180 度。?？劭刂齐娐分饕商黹T(mén)和扣門(mén)組成，當(dāng)來(lái)一個(gè)超前脈沖，加到扣門(mén)，扣除一個(gè)晶體脈沖，這樣分頻器的輸出脈沖相位就滯后了1/20周期。當(dāng)來(lái)一個(gè)滯后脈沖，加到添門(mén)，控制添門(mén)打開(kāi)，加入一個(gè)晶體脈沖到或門(mén)。由于加到添門(mén)的晶振信號(hào)與加到扣門(mén)的晶振信號(hào)的相位相差180度，因此當(dāng)從添門(mén)加入一個(gè)晶振脈沖到或門(mén)時(shí)，相當(dāng)于在扣門(mén)輸出的晶振信號(hào)中間插入一個(gè)窄脈沖，也就使分頻器輸入端添加了一個(gè)脈沖，這樣分頻器的輸出相位就提前了1/20周期。從而實(shí)現(xiàn)位同步。

2.2狀態(tài)同步模塊
　　狀態(tài)同步模塊主要包括逐位比較檢測(cè)模塊、誤碼統(tǒng)計(jì)與門(mén)限檢測(cè)模塊、并行輸入與狀態(tài)控制模塊、狀態(tài)并行比較模塊、連“1”狀態(tài)計(jì)數(shù)器模塊。

　　(1)誤碼統(tǒng)計(jì)與門(mén)限檢測(cè)模塊:在時(shí)鐘的節(jié)拍下，對(duì)誤碼脈沖計(jì)數(shù)，同時(shí)對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。若誤碼個(gè)數(shù)占時(shí)鐘個(gè)數(shù)的30% 以上，則認(rèn)為誤碼率很高，說(shuō)明系統(tǒng)兩序列的狀態(tài)不同步，此時(shí)門(mén)限檢測(cè)器將輸出低電平，需要進(jìn)行同步搜索。若誤碼個(gè)數(shù)占的比例較低，則輸出高電平，說(shuō)明此時(shí)系統(tǒng)已狀態(tài)同步，不再進(jìn)行同步搜索。

　　(2)并行輸入與狀態(tài)控制模塊:當(dāng)控制端為“0”時(shí)，該模塊照原樣將兩組并行輸入信號(hào)送到輸出端，為“1”時(shí)，將所有輸出信號(hào)置“0”。這時(shí)狀態(tài)比較器的所有輸入信號(hào)都電位相同并輸出高電平，以表示系統(tǒng)已同步，進(jìn)入同步保護(hù)狀態(tài)。

　　(3)連“1”狀態(tài)計(jì)數(shù)器模塊:該模塊的功能有兩個(gè)：一是對(duì)狀態(tài)比較器輸出的連“1”狀態(tài)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器的計(jì)數(shù)量達(dá)到設(shè)置值時(shí)，計(jì)數(shù)器輸出為 “1”，并控制“并行輸入與狀態(tài)控制”電路，使各并行輸出位置“0”。這樣，狀態(tài)比較器的各輸入位都為“0”，則其輸出為“1”，表示狀態(tài)已同步；若狀態(tài)不同步，則連“1”計(jì)數(shù)器的輸出始終為“0”。連“1”計(jì)數(shù)器的另一功能是當(dāng)其輸出為“1”時(shí)，才使誤碼計(jì)數(shù)器進(jìn)行計(jì)數(shù)。若在整個(gè)系統(tǒng)已同步后，出現(xiàn)了狀態(tài)失步，則通過(guò)誤碼統(tǒng)計(jì)與門(mén)限電路的輸出狀態(tài)控制連“1”計(jì)數(shù)器。當(dāng)連“1”個(gè)數(shù)到達(dá)設(shè)定的個(gè)數(shù)時(shí)輸出為“1”，并送給并行輸入與狀態(tài)控制器，使其輸出置為“0”，以實(shí)現(xiàn)同步保護(hù)控制。

3 結(jié)束語(yǔ)
　　本文設(shè)計(jì)的誤碼儀的優(yōu)點(diǎn)是可以很方便的應(yīng)用于基帶傳輸信道的測(cè)試，可準(zhǔn)確測(cè)量出基帶傳輸信道的傳輸誤碼，且成本較低。