基于TCA785和FPGA的觸發(fā)器設(shè)計(jì)

  摘  要： 以晶閘管構(gòu)成的全橋整流電路為對象，分析和建立了兩種觸發(fā)器以實(shí)現(xiàn)對晶閘管的觸發(fā)控制。一種是以TCA785為核心芯片的模擬觸發(fā)器，另一種是以可編程邏輯陣列（FPGA）為核心芯片的數(shù)字觸發(fā)器。試驗(yàn)表明兩種觸發(fā)器都具有良好的性能，并且由模擬觸發(fā)向數(shù)字觸發(fā)的方向發(fā)展。

    關(guān)鍵詞： 晶閘管；數(shù)字觸發(fā)器；可編程邏輯陣列；脈沖調(diào)制

    觸發(fā)器性能簡單，經(jīng)過幾十年的發(fā)展，其設(shè)計(jì)已經(jīng)有了很大程度的進(jìn)展。目前的專業(yè)觸發(fā)器集成度更高，功耗更小，針對性更強(qiáng)。

    本文以觸發(fā)電路為載體，分析和建立了兩種觸發(fā)器，一種是基于TCA785的模擬觸發(fā)器，另一種是基于FPGA的數(shù)字觸發(fā)器。

    基于FPGA的數(shù)字觸發(fā)器設(shè)計(jì)，使用了先進(jìn)的電子設(shè)計(jì)自動化（EDA）技術(shù)開發(fā)環(huán)境和工具，縮短了設(shè)計(jì)周期，提高了設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量。

1 基于TCA785的模擬觸發(fā)器

    本文所設(shè)計(jì)的觸發(fā)器，以觸發(fā)晶閘管為目的，圖1為三相晶閘管全橋主電路，設(shè)計(jì)的觸發(fā)器依次與晶閘管觸發(fā)端TP1，TP2，TP3，TP4，TP5，TP6相連接。

1.1 TCA785內(nèi)部結(jié)構(gòu)和功能

    圖2所示為TCA785集成觸發(fā)器的內(nèi)部結(jié)構(gòu)。TCA785集成觸發(fā)器由同步過零、放電監(jiān)控、同步寄存器、控制比較、電壓分配、脈沖形成與分配等幾部分電路組成。TCA785集成觸發(fā)器采用PDIP161封裝形式。

    TCA785集成觸發(fā)器的引腳功能如下：

    1腳接地；2腳、4腳分別是觸發(fā)脈沖反相輸出端Q2、Q1；3腳是方波電壓輸出端QU；5 腳是同步信號輸入端V SYNC；6 腳是封鎖端, 當(dāng)該腳為“0”時, 封鎖觸發(fā)脈沖輸出，為“1”時,解除封鎖；通常6腳用于過流、過壓及其他控制時的輸入；7 腳輸出的是Q1、Q2的“與”脈沖(QZ=Q1·Q2) 輸出端；9 腳外接斜率電阻R9；10 腳外接斜率電容C10, R9和C10決定鋸齒波的斜率, 改變其值的大小可以改變鋸齒波的斜率；11腳外接控制電壓V11, 改變控制電壓的大小就可以改變觸發(fā)脈沖的觸發(fā)角A；12 腳、13 腳上外接電容C12、C13，其值大小分別決定14 腳、15 腳和4 腳、2 腳輸出的觸發(fā)脈沖寬度。14 腳、15 腳分別是觸發(fā)脈沖輸出端Q1、Q2。16腳接工作電源。

1.2 TCA785工作原理

    本文采用了三塊TCA785觸發(fā)晶閘管橋電路，其接線方式對稱?，F(xiàn)對一塊TCA785的引腳連線進(jìn)行說明：在管腳11引入移相控制電平，管腳6接調(diào)制信號，管腳5接同步信號，管腳9和管腳10分別接鋸齒波斜率電阻和電容，管腳12通過電容接地，管腳15和管腳14為脈沖輸出端Q1、Q2。

    由管腳5引入的同步信號，經(jīng)內(nèi)部零點(diǎn)鑒別器，同步寄存器控制鋸齒波發(fā)生器，使之產(chǎn)生與同步信號同步且頻率為同步信號兩倍的鋸齒波。鋸齒波的斜率由管腳9和管腳10間的電阻電容決定，當(dāng)鋸齒波的電壓等于移相控制電平時，便產(chǎn)生一個經(jīng)調(diào)制的脈沖信號送到內(nèi)部輸出邏輯單元。管腳14、管腳15輸出脈沖相位差180°。

    三個同步信號的選取為 A、B、C三相電壓，相位差為120°，而A、-C、B三項(xiàng)分別作三片TCA785的同步信號，在移相電壓的作用下就會產(chǎn)生6個周期脈沖信號QA1、QA2、QC1、QC2、QB1、QB2，如圖3所示。其中QA1、QA2有180°的相移，QC1、QC2有180°的相移，QB1、QB2有180°的相移，并且六者中相鄰兩個脈沖之間相位差為60°。

    對QA1、QA2、QC1、QC2、QB1、QB2做如下運(yùn)算即得到最終輸出：

    TP1=QA1+QC1； 

    TP2=QC1+QB1；

    TP3=QB1+QA2；

    TP4=QA2+QC2；

    TP5=QC2+QB2；

    TP1=QB2+QA1。

2 基于FPGA的數(shù)字觸發(fā)器

    晶閘管數(shù)字觸發(fā)器主要有電網(wǎng)同步信號檢測、輸出信號、檢測及反饋信號處理、模擬PI調(diào)節(jié)單元、相序自適應(yīng)、缺相保護(hù)單元、脈沖形成及脈沖驅(qū)動單元組成。同步信號檢測部分獲得電網(wǎng)的三相同步信號，作為觸發(fā)脈沖輸出的基準(zhǔn)，同時也作為相序自適應(yīng)及缺相保護(hù)的依據(jù)；輸出信號檢測及反饋信號處理單元將輸出電壓或電流信號與移相給定信號經(jīng)過模擬PID運(yùn)算后，由A／D轉(zhuǎn)換成數(shù)字觸發(fā)控制角，送入主控芯片。脈沖形成單元輸出的脈沖經(jīng)調(diào)制并經(jīng)脈沖變壓器隔離放大后驅(qū)動晶閘管。

2.1 主控芯片F(xiàn)PGA

    本文使用的開發(fā)板是Actel公司的ProASIC開發(fā)板。Actel是反熔絲（一次性燒寫）PLD的領(lǐng)導(dǎo)者，由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級應(yīng)用上有較大優(yōu)勢。

2.2 FPGA的設(shè)計(jì)流程

    FPGA設(shè)計(jì)流程分為設(shè)計(jì)輸入、功能仿真（前仿真）、布局與布線、時序仿真（后仿真）、配置下載等步驟，設(shè)計(jì)流程如圖4所示。

    (1)設(shè)計(jì)輸入

    設(shè)計(jì)輸入包括使用硬件描述語言HDL、狀態(tài)圖與原理圖輸入三種方式。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，HDL語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能在特定綜合器的作用下較好地實(shí)現(xiàn)具體硬件單元；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)。常用方式是以HDL語言為主、原理圖為輔進(jìn)行混合設(shè)計(jì)，以發(fā)揮二者各自特色。

    (2)功能仿真

    使用設(shè)計(jì)軟件包對己實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性。

    (3)綜合

    針對給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計(jì)方案。綜合的結(jié)果則是一個硬件電路的實(shí)現(xiàn)方案。該方案必須同時滿足預(yù)期的功能和約束條件。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。

    (4)布局與布線

    從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通常基于某種先進(jìn)的算法完成；布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。因?yàn)樽钚碌脑O(shè)計(jì)實(shí)現(xiàn)工具是時序驅(qū)動的，因此可以使用約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線過程中，可同時提取時序信息形成報(bào)告。

    (5)時序仿真

    在布局布線后，提取有關(guān)的器件延遲、連線延時等時序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。

    (6)下載驗(yàn)證

    下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置。FPGA設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時自動配置。FPGA具有掉電信息丟失的性質(zhì)，因此可以先將文件下載到緩存中，然后再將其燒錄到配置芯片中，將文件下載到FPGA器件內(nèi)部后進(jìn)行實(shí)際器件的物理測試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。

2.3 數(shù)字化雙脈沖觸發(fā)電路設(shè)計(jì)

    要求實(shí)現(xiàn)一個相位隨著參考電壓移動的雙脈沖信號：當(dāng)參考電壓在3.3V和8.7V之間變化時，雙脈沖信號的相位隨著參考電壓的變化而變化。

    本文選用Libero IDE v6.2軟件進(jìn)行程序輸入和仿真，設(shè)計(jì)電路。主要設(shè)計(jì)步驟如下：

    (1)前仿真

    這一步對描述的電路進(jìn)行仿真。首先，用WaveFormer Lite為這個設(shè)計(jì)產(chǎn)生一個激勵，然后調(diào)用這個激勵文件進(jìn)行仿真。其輸入波形如圖5所示。

    選擇Simulate>Run>Run All進(jìn)行仿真，選擇Wave窗口的大小及最小單位，選擇最佳的觀察波形，其仿真波形如圖6所示。

    (2)反饋仿真

    由于后仿真軟件不支持延時系統(tǒng)，即不支持程序中的transport語句，這也是該程序不夠完善的地方。在正常情況下，后仿真基本不可能錯誤，對此，進(jìn)行兩種設(shè)計(jì)方法的嘗試：

    使用10個clk信號，利用它們的上升沿進(jìn)行時間判斷，先用4個clk信號判斷時間合成雙脈沖信號，然后在另外6個上升沿到達(dá)時輸出該信號，但問題是只能以一個脈沖信號輸入為準(zhǔn)，不能同時輸入一個以上的脈沖信號，輸入多個脈沖系統(tǒng)不能進(jìn)行正確的判斷，前仿真都不能正確輸出。

    另外一種方法是構(gòu)造一個從某一時間開始的雙脈沖，然后在某一時刻調(diào)用該脈沖，遇到的難題是輸入不能是時間信號，必須進(jìn)行時間和脈沖信號之間的對應(yīng)，用脈沖信號的上升沿或用幾個脈沖信號的組合來對應(yīng)時間，但對于這樣一個連續(xù)的時間，目前還沒有找到可以執(zhí)行的方法進(jìn)行二者之間的對應(yīng)，關(guān)于對時間信號的編碼及在處理過程中調(diào)用該編碼還沒有找到有效的處理方法。

    最后布局布線和后仿真驗(yàn)證，事實(shí)上，完成了前仿真也就完成了80%以上的工作。

2.4 雙脈沖觸發(fā)電路的仿真實(shí)現(xiàn)

    仿真結(jié)果如圖7、圖8、圖9所示。

    由圖6、圖7、圖8、圖9可知，程序?qū)崿F(xiàn)了隨著移相電壓的變化雙脈沖發(fā)生相移，滿足從30°～150°之間進(jìn)行相移的要求。

3 試驗(yàn)結(jié)果與結(jié)論

    (1)模擬觸發(fā)器中的TCA785管腳波形

    由圖10可知，管腳5輸出為方波，滿足TCA785輸入的要求，也滿足設(shè)計(jì)中將三相電轉(zhuǎn)化為方波給TCA785芯片提供輸入的要求。

    由圖11可知，管腳10的輸出為鋸齒波，并且和對應(yīng)輸入的相位對應(yīng)，滿足TCA785芯片的原理和設(shè)計(jì)要求。

    由圖12可知，是經(jīng)過調(diào)制后的雙脈沖輸出，兩個雙脈沖都滿足脈沖寬36°、雙脈沖重量脈沖相距60°的要求，并且這兩個相鄰的脈沖相差60°，正好滿足設(shè)計(jì)要求。

    (2)數(shù)字觸發(fā)器中的FPGA管腳波形

    圖13為雙脈沖波形輸出波形。由圖可知，輸出波形雙脈沖相差60°，單脈沖寬度近36°，正好符合設(shè)計(jì)要求。

    從模擬觸發(fā)器和數(shù)字觸發(fā)器的對比可知，他們都很好地產(chǎn)生了雙脈沖觸發(fā)信號，都滿足系統(tǒng)的設(shè)計(jì)要求。但是FPGA實(shí)現(xiàn)的數(shù)字觸發(fā)器，還是代表了觸發(fā)器的發(fā)展方向，可以按實(shí)際要求任意設(shè)計(jì)，只是本文使用了模擬PI調(diào)節(jié)器，僅僅是對部分電路實(shí)現(xiàn)了數(shù)字化，有待進(jìn)一步改進(jìn)提高。