階高密度雙極性信號(hào)編譯碼的建模與仿真

數(shù)字基帶信號(hào)的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場(chǎng)合可不經(jīng)過(guò)載波調(diào)制和解調(diào)過(guò)程，而對(duì)基帶信號(hào)進(jìn)行直接傳輸。采用AMI碼的傳號(hào)交替反轉(zhuǎn)，有可能出現(xiàn)四連零現(xiàn)象，不利于接收端的定時(shí)信號(hào)提取。而三階高密度雙極性碼因具有無(wú)直流成份，低頻成份少和連O個(gè)數(shù)最多不超過(guò)3個(gè)等明顯的優(yōu)點(diǎn)，對(duì)定時(shí)信號(hào)的恢復(fù)十分有利，成為CCITT協(xié)會(huì)推薦使用的基帶傳輸碼型之一。本文使用硬件描述語(yǔ)言對(duì)數(shù)字通信系統(tǒng)中的三階高密度雙極性碼的編譯碼進(jìn)行實(shí)用設(shè)計(jì)。

1 三階高密度雙極性碼的編、譯碼規(guī)則
1．1 三階高密度雙極性碼的編碼規(guī)則
    三階高密度雙極性碼是AMI碼的改進(jìn)型，稱為三階高密度雙極性碼，它克服了AMI碼的長(zhǎng)連O串現(xiàn)象。
    其編碼規(guī)則為先檢查消息代碼(二進(jìn)制)的連O串情況，當(dāng)沒(méi)有4個(gè)或4個(gè)以上連0串時(shí)，則這時(shí)按照AMI碼的編碼規(guī)則對(duì)消息代碼進(jìn)行編碼；當(dāng)出現(xiàn)4個(gè)或4個(gè)以上連O串時(shí)，則將每4個(gè)連0小段的第4個(gè)0變換成與前一非0符號(hào)(+1或一1)同極性的V符號(hào)，且必須保證相鄰V符號(hào)應(yīng)極性交替(即+l記為+V，一1記為一V)；檢查相鄰V符號(hào)問(wèn)的非O符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的V符號(hào)的前一非0符號(hào)后的第1個(gè)0變?yōu)?B或一B符號(hào)，且B的極性與前一非O符號(hào)的極性相反，并使后面的非0符號(hào)從V符號(hào)開(kāi)始再交替變化。
1．2 三階高密度雙極性碼的譯碼
    三階高密度雙極性碼的譯碼是編碼的逆過(guò)程，其譯碼相對(duì)于編碼較簡(jiǎn)單。從其編碼原理可知，每一個(gè)破壞符號(hào)V總是與前一非O符號(hào)同極性，因此，從收到的三階高密度雙極性碼序列中，容易識(shí)別V符號(hào)，同時(shí)也肯定V符號(hào)及其前面的3個(gè)符號(hào)必是連O符號(hào)，于是可恢復(fù)成4個(gè)連0碼，然后再將所有的一1變成+1后便得到原消息代碼。

2 三階高密度雙極性編碼的建模
    三階高密度雙極性碼的建模思想：在消息代碼的基礎(chǔ)上，依據(jù)三階高密度雙極性編碼規(guī)則進(jìn)行插入“V”符號(hào)和插入“B”符號(hào)的操作，且用2位二進(jìn)制代碼分別表示。最后完成單極性信號(hào)變成雙極性信號(hào)的轉(zhuǎn)換，其編碼器模型如圖1所示。

2．1 插“V”模塊的實(shí)現(xiàn)
    插“V”模塊是對(duì)消息代碼里的四連0串的檢測(cè)，即當(dāng)出現(xiàn)四個(gè)連O串的時(shí)候，把第四個(gè)“0”變換成為符號(hào)“V”，用“11”標(biāo)識(shí)，“1”用“01”標(biāo)識(shí)，“O”用“00”標(biāo)識(shí)，其模型如圖2所示。

2．2 插“B”模塊的實(shí)現(xiàn)
    建模思路是當(dāng)相鄰“V”符號(hào)之間有偶數(shù)個(gè)非0符號(hào)的時(shí)候，把后一小段的第1個(gè)“O”變換成一個(gè)“B”符號(hào)。在此用一個(gè)4位的移位寄存器實(shí)現(xiàn)延遲作用，經(jīng)插“V”處理過(guò)的碼元，在同步時(shí)鐘的作用下，同時(shí)進(jìn)行是否插“B”的判決，等到碼元從移位寄存器里出來(lái)的時(shí)候，就可以決定是應(yīng)該變換成“B”符號(hào)，還是照原碼輸出。輸出端用“11”表示符號(hào)“V”，“01”表示“1”碼，“00”表示“O”碼，“10”表示符號(hào)“B”，其模型如圖3所示。

2．3 單極性變雙極性的實(shí)現(xiàn)
    根據(jù)編碼規(guī)則，“B”符號(hào)的極性與前一非零符號(hào)相反，“V”極性符號(hào)與前一非零符號(hào)一致。因此將“V”單獨(dú)拿出來(lái)進(jìn)行極性變換(由前面已知“V”已經(jīng)由“11”標(biāo)識(shí)，相鄰“V”的極性是正負(fù)交替的)，余下的“1”和“B”看成一體進(jìn)行正負(fù)交替，這樣就完成了三階高密度雙極性的編碼。
    因?yàn)榻?jīng)過(guò)插“B”模塊后，“V”，“B”，“1”已經(jīng)分別用雙相碼“11”，“10”，“01”標(biāo)識(shí)，“O”用“00”標(biāo)識(shí)。而在實(shí)際應(yīng)用中，CPLD或FPGA端口輸出電壓只有正極性電壓，在波形仿真中也只有“+1”和“O”，而無(wú)法識(shí)別“一1”。所以要得到所需要三階高密度雙極性編碼的結(jié)果，需定義的“00"，“01”，“10”來(lái)分別表示“0”，“一1”，“+1”。將插“B”模塊后輸出的“OO”，“01”，“10”，“1l”組合轉(zhuǎn)換為“00”，“01”，“10”組合表示，再通過(guò)“00”，“01”，“10”控制四選一數(shù)字開(kāi)關(guān)的地址來(lái)選擇輸出通道，就可以實(shí)現(xiàn)O，一E，+E。在此本文用CC4052的一組通道作為四選一數(shù)字開(kāi)關(guān)，將CPLD或FPGA目標(biāo)芯片的標(biāo)識(shí)性輸出轉(zhuǎn)換成雙極性信號(hào)，最終實(shí)現(xiàn)三階高密度雙極性非歸零編碼。CC4052接線如圖4所示，實(shí)現(xiàn)地址控制器的模型如圖5所示。

3 三階高密度雙極性譯碼的建模
    三階高密度雙極性譯碼器的建模思想：根據(jù)編碼規(guī)則，破壞點(diǎn)V脈沖與前一個(gè)脈沖同極性。因而可從所接收的信碼中找到V碼，然后根據(jù)加取代碼的原則，V碼與前面的三位代碼必然是取代碼，在譯碼時(shí)，須全部復(fù)原為四連O。只要找到V碼，不管V碼前是兩個(gè)“O”碼，還是三個(gè)“0”碼，一律把取代碼清零，完成了扣V扣B功能，進(jìn)而得到原二元信碼序列?？蓪?shí)現(xiàn)三階高密度雙極性譯碼的模型框圖如圖6所示。三階高密度雙極性譯碼器包括雙／單極性變換、V碼檢測(cè)、時(shí)鐘提取、扣V扣B四部分組成。

3．1 +V碼檢測(cè)與一V碼檢測(cè)的實(shí)現(xiàn)
    +V碼檢測(cè)原理是對(duì)正整流電路輸出的信號(hào)的上升沿到來(lái)時(shí)，利用計(jì)數(shù)器對(duì)輸入的正整流電路輸出的信號(hào)脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于2時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零，而且在計(jì)數(shù)期間，一旦有負(fù)整流電路輸出的信號(hào)脈沖，立即對(duì)計(jì)數(shù)器清零，計(jì)數(shù)器重新從零開(kāi)始計(jì)數(shù)。這是因?yàn)樵趦蓚€(gè)正整流電路輸出的信號(hào)脈沖之間，存在負(fù)整流電路輸出的信號(hào)脈沖，說(shuō)明第二個(gè)正整流電路輸出的信號(hào)脈沖不是+V碼，而只有在連續(xù)兩個(gè)正整流電路輸出的信號(hào)脈沖之間無(wú)負(fù)整流電路輸出的信號(hào)脈沖，才能說(shuō)明這兩個(gè)正整流電路輸出的信號(hào)脈沖在三階高密度雙極性碼中，是真正地同極性的，于是就可以判定第二個(gè)正整流電路輸出的信號(hào)脈沖實(shí)際上是+V碼，達(dá)到檢測(cè)+V碼的目地。
    一V碼檢測(cè)原理與+V碼檢測(cè)的類似，所不同的是，一V碼檢測(cè)電路在正整流電路輸出的信號(hào)脈沖控制下，對(duì)來(lái)自負(fù)整流電路輸出的信號(hào)脈沖進(jìn)行計(jì)數(shù)和檢測(cè)、判定，若檢測(cè)到一V碼，則輸出一V碼信號(hào)。其模型如圖7與圖8所示。

3．2 扣V扣B模塊的實(shí)現(xiàn)
    建模思路是用V碼檢測(cè)模塊所檢測(cè)出的V碼信號(hào)去控制一個(gè)四位移位寄存器，若未碰到V脈沖，則整流輸出合成信號(hào)在時(shí)鐘的節(jié)拍下，順利通過(guò)移位寄存器，當(dāng)碰到有V脈沖時(shí)，該V脈沖將使移位寄存器清零?？紤]到四連O，即V脈沖及其前面的三個(gè)碼元應(yīng)為O碼，所以，可設(shè)置四位的移位寄存器，當(dāng)V碼清零時(shí)，同時(shí)將移存器中的四位碼全變?yōu)?。不管是否有B脈沖，在此模塊中，一并清零，因而無(wú)須另設(shè)扣B電路。另外移位四位寄存器起到延時(shí)四位時(shí)鐘周期的作用，以使所檢測(cè)出的V脈沖與信號(hào)流中的V脈沖位置對(duì)齊，保證清零的準(zhǔn)確性，其模型如圖9所示。

4 三階高密度雙極性編碼的仿真
    在此以四連“O”的可能情況進(jìn)行如表1的多“0”消息代碼進(jìn)行分析，利用EDA工具對(duì)硬件描述語(yǔ)言源程序進(jìn)行編譯、適配、優(yōu)化、邏輯綜合與仿真，其仿真結(jié)果達(dá)到了編碼要求，仿真圖如圖10所示。將三階高密度雙極性編碼硬件描述下載到CPLD或FPGA目標(biāo)芯片中，連接好CC4052進(jìn)行實(shí)際應(yīng)用測(cè)試，用示波器測(cè)得編碼波形如圖ll所示，完成了實(shí)際轉(zhuǎn)換需求。

6 結(jié)語(yǔ)
    將基于硬件描述語(yǔ)言的三階高密度雙極性編譯碼IP核實(shí)現(xiàn)在光通信等系統(tǒng)中，能滿足實(shí)際上測(cè)試的需要。且運(yùn)用基于硬件描述語(yǔ)言的可編程芯片開(kāi)發(fā)技術(shù)，將信號(hào)處理的相關(guān)電路進(jìn)行硬件描述，用CPLD／FPGA技術(shù)實(shí)現(xiàn)數(shù)字通信系統(tǒng)，不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯功能，且由于管腳定義的靈活性，提高了工作效率，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。