基于FPGA的時間間隔測量模塊設(shè)計

摘要：介紹一種基于FPGA技術(shù)的時間間隔測量方法，通過分析FPGA的主要技術(shù)優(yōu)勢及其在工業(yè)控制領(lǐng)域中所處的重要地位，給出設(shè)計時間間隔測量模塊所選用的FPGA器件并進(jìn)行硬件設(shè)計，以及所選用的軟件并進(jìn)行軟件設(shè)計。描述時間間隔測量模塊的軟件及硬件設(shè)計方法，給出設(shè)計過程的硬件原理圖及軟件流程圖，并對設(shè)計的各功能模塊進(jìn)行功能時序仿真。
關(guān)鍵詞：FPGA：時間間隔測量；模塊設(shè)計；功能時序仿真

    隨著半導(dǎo)體技術(shù)、嵌人式技術(shù)和EDA技術(shù)的不斷發(fā)展，數(shù)字設(shè)計技術(shù)將逐步取代模擬技術(shù)。而FPGA技術(shù)是數(shù)字技術(shù)的最新研究成果，利用FPGA技術(shù)進(jìn)行數(shù)字電路的設(shè)計是必然趨勢。電子工藝技術(shù)的不斷改進(jìn)使得FPGA的成本不斷降低，用FPGA進(jìn)行數(shù)字電路的設(shè)計具有開發(fā)周期短、成本低、電路設(shè)計簡單的特點(diǎn)。由于生產(chǎn)FPGA的各大廠家在工藝上不斷提升技術(shù)，使得FPGA的市場迅速擴(kuò)大。

1 基本設(shè)計原理
    圖l為時間間隔測量系統(tǒng)框圖。

    圖l中，F(xiàn)PGA模塊作為整個時間間隔測量模塊的核心器件，當(dāng)有啟動信號時，經(jīng)光電耦合器進(jìn)行電平轉(zhuǎn)換，得出5 V的數(shù)字信號。此時，F(xiàn)PGA向時間間隔測量程序發(fā)送數(shù)字信號1通知，時間間隔測量程序開始測量，當(dāng)光電耦合器件再次收到信號時，此信號可以設(shè)置為停止信號，此時FPGA向時間間隔測量程序發(fā)送停止信號，得到兩個信號間的間隔數(shù)據(jù)，F(xiàn)PGA根據(jù)經(jīng)驗進(jìn)行分析判斷測量數(shù)據(jù)是否為正確數(shù)據(jù)。若為正確測量數(shù)據(jù)，F(xiàn)PGA向STC單片機(jī)發(fā)送中斷信息，通知STC單片機(jī)進(jìn)行數(shù)據(jù)的讀取。此時，STC單片機(jī)向FPGA發(fā)送控制信號，F(xiàn)PGA根據(jù)STC單片機(jī)發(fā)來的控制信號進(jìn)行識別，根據(jù)控制信號有序地向STC單片機(jī)進(jìn)行數(shù)據(jù)傳輸。FPGA采用A1tera公司的EPlC3T10017器件進(jìn)行硬件設(shè)計，采用A1-
tera公司開發(fā)的Quartus II進(jìn)行軟件設(shè)計。

2 系統(tǒng)硬件設(shè)計
    系統(tǒng)硬件設(shè)計是整個系統(tǒng)的骨架，是數(shù)字電路設(shè)計的核心部件。所有程序代碼都在FPGA內(nèi)部運(yùn)行，但是要使FPGA能夠正常運(yùn)作，需要架構(gòu)一些基本的硬件支撐FPGA小型系統(tǒng)。
    時間間隔測量系統(tǒng)的硬件設(shè)計主要包括：信號接口、電源、時鐘等模塊。
    1)信號接口電路 信號接口電路主要用于接收外部輸入信號并進(jìn)行電平轉(zhuǎn)換，以使協(xié)處理器得到穩(wěn)定電平的信號，起到保護(hù)協(xié)處理器的作用，并起到外部電壓波動的抗干擾作用。
    2)電源 為使儀器直接與外部的市電220 V相接。這里外部電源采用開關(guān)電源220 V轉(zhuǎn)換5 V，內(nèi)部電源采用5 V轉(zhuǎn)換3．3 V電源模塊和5 V轉(zhuǎn)換1．5 V電源。整個儀器的內(nèi)部工作電壓為5 V、3．3 V和1．5 V 3種電壓模式。
    3)時鐘 時鐘模塊是協(xié)處理器夠正常工作的保證，同時也是測量儀獲取時間間隔的重要依據(jù)，本設(shè)計計數(shù)功能模塊采用脈沖計數(shù)法來獲取時間間隔，設(shè)計時需要考慮校準(zhǔn)時鐘，以便定期對時鐘進(jìn)行校準(zhǔn)。
    整個硬件電路原理設(shè)計如圖2所示。

3 系統(tǒng)軟件設(shè)計
    測量模塊內(nèi)部需要的集成電路都是通過軟件來實現(xiàn)，所以，先設(shè)計系統(tǒng)軟件流程計。其軟件設(shè)計包括：信號預(yù)處理、計數(shù)程序、總線控制器、鎖存器等模塊設(shè)計。
    由于該系統(tǒng)軟件設(shè)計的4大模塊的設(shè)計過程類似，所以這里只介紹信號預(yù)處理模塊的設(shè)計流程及其后面的功能實現(xiàn)及仿真。
    由于時間間隔測量儀在實際使用中可能會受到各種干擾，在靶場實際應(yīng)用中，經(jīng)常會存在蚊蟲干擾，沖擊波干擾，細(xì)小物體和外界光線的干擾，因此，需要在時間間隔測量儀的前端做濾波程序，但由于器件自身的特性及環(huán)境的復(fù)雜性，實際應(yīng)用中信號由光電靶傳輸?shù)綍r間間隔測量儀會存在誤跳變誤觸發(fā)現(xiàn)象，這種現(xiàn)象會導(dǎo)致時間間隔測量儀的誤判及誤測，針對這種異?，F(xiàn)象，時間間隔測量儀可以模擬人的視覺來接收環(huán)境信息，并由神經(jīng)沖動進(jìn)行信息傳遞，采取神經(jīng)網(wǎng)絡(luò)感知識別措施非常必要，識別程序流程如圖3所示。

    啟動時間間隔測量儀，感覺器等待信號的到來，如果有信號，立即進(jìn)行感知判斷，詢問是否為信號l，如果為信號1，則判斷是否啟動計數(shù)，若計數(shù)程序正在執(zhí)行上一次信號的工作，則不啟動計數(shù)器，否則啟動計數(shù)器并發(fā)出中斷信號，發(fā)出開始信號，即使中斷置為高電平，通知主控制器準(zhǔn)備讀取數(shù)據(jù)，開始置為高電平。如果不是信號l，也就是當(dāng)信號2到來時，則判斷是否停止計數(shù)器，如果信號2到來前未收到信號l，則感知程序可認(rèn)為此時的信號2為無用信號，直接丟棄。如果信號2到來前已收到信號l，并已在計數(shù)，但若小于預(yù)設(shè)的閘門關(guān)閉時間，則不關(guān)閉閘門，即中斷保持高電平不變，停止信號保持低電平。等待計數(shù)程序(計數(shù)模塊)結(jié)束發(fā)出復(fù)位信號，否則發(fā)出停止信號，即使停止置為高，計數(shù)器停止計數(shù)。若計數(shù)程序結(jié)束，則發(fā)出巾斷信號，使中斷置為低電平，進(jìn)入下一步丁作。

4 功能實現(xiàn)及仿真
    通過QuartusⅡ開發(fā)環(huán)境，文本編輯方式，用VHDL語言進(jìn)行編程，生成圖元，結(jié)合頂層原理圖設(shè)計，實現(xiàn)信號預(yù)處理模塊原理圖，如圖4所示。

    對編寫的程序進(jìn)行調(diào)試、編譯通過，然后進(jìn)行功能時序仿真，實現(xiàn)如果信號2到來之前已經(jīng)收到信號l，并且已經(jīng)在計數(shù)，但若小于預(yù)設(shè)的閘門關(guān)閉時間80 ns，則不進(jìn)行閘門關(guān)閉。即中斷保持高電平不變，停止信號保持低電平，感知器認(rèn)為此信號為非測量信號2，繼續(xù)監(jiān)測信號2的到來，如圖5所示。

    如果信號2到來之前已經(jīng)收到信號1，并且已經(jīng)在計數(shù)，但若大于或是等于預(yù)設(shè)的閘門關(guān)閉時間80 ns，則進(jìn)行閘門關(guān)閉，即中斷由高電平跳變?yōu)榈碗娖?，停止信號由低電平跳變?yōu)楦唠娖?，感知器判斷出此信號為所要測量的信號2，通知主控制器讀取數(shù)據(jù)，如圖6所示。

5 結(jié)論
    該系統(tǒng)硬件設(shè)計采用Ahera公司的FPGA器件EPIC3T10017，同時軟件設(shè)計采用其公司自行開發(fā)的QuartusII開發(fā)環(huán)境進(jìn)行程序設(shè)計及其功能時序的仿真。實踐表明，由于FPGA器件簡單易學(xué)，市場占有量大，開發(fā)設(shè)計人員容易購置，開發(fā)技術(shù)易于掌握，尤其是FPGA本身功能強(qiáng)大，故其在工業(yè)控制領(lǐng)域中將占據(jù)重要的位置。這里所介紹的時間間隔測量技術(shù)可在靶場測試、激光測距、物理實驗、航空航天等領(lǐng)域發(fā)揮良好的作用。