基于HyperLynx的FPGA系統(tǒng)信號(hào)完整性仿真分析

摘要：針對(duì)目前高速電路發(fā)展帶來(lái)的信號(hào)完整性問(wèn)題，在分析信號(hào)完整性要求的基礎(chǔ)上，借助HyperLynx仿真軟件，通過(guò)器件IBIS模型，對(duì)基于EP2C8和TMS320F2812組成的系統(tǒng)進(jìn)行信號(hào)完整性分析和仿真?；诜瓷湓韥?lái)介紹減少反射的端接方法，利用大量的板前和板后仿真對(duì)設(shè)計(jì)方案進(jìn)行反復(fù)驗(yàn)證。研究結(jié)果表明，HyperLynx可以解決該系統(tǒng)信號(hào)完整性方面存在的諸多問(wèn)題，仿真結(jié)果給實(shí)際工程提供了借鑒。
關(guān)鍵詞：信號(hào)完整性；可編程邏輯器件；HyperLynx；IBIS模型

0 引言
    隨著高速電路的不斷發(fā)展，時(shí)鐘頻率早已進(jìn)入吉赫茲時(shí)代，電路板尺寸的減小、設(shè)備集成度的提高，使得信號(hào)完整性問(wèn)題變得越來(lái)越重要。當(dāng)時(shí)鐘頻率超過(guò)100 MHz時(shí)，如果不滿足系統(tǒng)的信號(hào)完整性要求，可能導(dǎo)致系統(tǒng)工作不穩(wěn)定，同時(shí)也會(huì)帶來(lái)EMC問(wèn)題。隨著FPGA和DSP處理速度的提高，帶來(lái)的信號(hào)完整性問(wèn)題日益嚴(yán)重，這需要電子工程師重點(diǎn)考慮。
    目前，有很大一部分文章從理論上分析信號(hào)完整性，而從實(shí)際應(yīng)用方面分析的文章較少?；诖?，本文主要研究通過(guò)對(duì)EP2C8和TMS320F2 812組成的系統(tǒng)所涉及的仿真問(wèn)題進(jìn)行了分析和研究，通過(guò)對(duì)關(guān)鍵信號(hào)線的仿真來(lái)分析系統(tǒng)的信號(hào)完整性。

1 HyperLynx軟件
    HyperLynx是Mentor Graphics公司推出的高速仿真工具，從內(nèi)容上可分為信號(hào)完整性仿真(SI)、電源完整性仿真(PI)和電磁兼容性仿真(EMC)；從結(jié)構(gòu)上可分為板前仿真(LineSim)和板后仿真(BoardSim)。為了保證PCB設(shè)計(jì)的成功率，在設(shè)計(jì)前遵守一些良好的設(shè)計(jì)規(guī)則很重要。HyperLynx軟件則提供了一個(gè)驗(yàn)證設(shè)計(jì)方法和檢測(cè)PCB性能的環(huán)境，這將會(huì)提高工作效率。

2 面向系統(tǒng)的信號(hào)完整性仿真分析
2．1 系統(tǒng)構(gòu)成和關(guān)鍵信號(hào)
    TMS320F2812和EP2C8構(gòu)成的系統(tǒng)原理框圖如圖1所示。

    由于系統(tǒng)信號(hào)線眾多，如果全部對(duì)它們進(jìn)行仿真，將會(huì)花費(fèi)很大的時(shí)間，只需對(duì)茨鍵信號(hào)仿真。根據(jù)器件上升沿、工作頻率、走線長(zhǎng)度、時(shí)鐘信號(hào)等作為劃分關(guān)鍵信號(hào)的條件。明確了高速信號(hào)有TMS320F2812和EP2C8的通信端口、時(shí)鐘網(wǎng)絡(luò)、EP2C8數(shù)據(jù)接收端等。這些高速信號(hào)易受干擾同時(shí)又容易干擾其他網(wǎng)絡(luò)，需要著重考慮這些信號(hào)線的設(shè)計(jì)。通過(guò)HyperLynx的仿真可以優(yōu)化這些走線，找到合適的設(shè)計(jì)方法。
2．2 系統(tǒng)板層設(shè)計(jì)
    在對(duì)系統(tǒng)仿真前，需要確定PCB疊層數(shù)、走線特性阻抗等，這是系統(tǒng)進(jìn)行信號(hào)完整性仿真的基礎(chǔ)。對(duì)于微帶線，IPC推薦的特性阻抗近似式為：
   
    式中：h是導(dǎo)線離參考層的距離；w是導(dǎo)線寬度；t是導(dǎo)線厚度；由上式可知當(dāng)w=2h時(shí)，走線特性阻抗為50 Ω，這可以作為經(jīng)驗(yàn)公式。該系統(tǒng)采用4層電路板，相對(duì)介電常數(shù)εr為4．3的FR4材料，走線特性阻抗設(shè)定為50 Ω，PCB板的厚度是1 mm，具體疊層方案如圖2所示。

3 LineSim仿真
    LineSim可以在布局布線前對(duì)所設(shè)計(jì)的方案進(jìn)行仿真，將仿真的結(jié)果作為實(shí)際布線的約束條件，在初期預(yù)測(cè)和消除信號(hào)完整性問(wèn)題。
3．1 高速信號(hào)線端接仿真
    信號(hào)反射的原因是信號(hào)沿導(dǎo)線傳播所受到的瞬態(tài)阻抗發(fā)生變化時(shí)，則一部分信號(hào)將被反射，另一部分發(fā)生失真并繼續(xù)傳播下去，這將導(dǎo)致波形的邊沿處發(fā)生振鈴現(xiàn)象。一般要求過(guò)沖幅值限定在150 mV左右，否則會(huì)造成EMC問(wèn)題。典型的端接方式包括：源端串聯(lián)端接；遠(yuǎn)端并聯(lián)端接；遠(yuǎn)端戴維南端接；遠(yuǎn)端RC端接。其中源端串聯(lián)端接使用器件少并且效果好，因此該系統(tǒng)采用源端串聯(lián)端接方案。
    由于EP2C8采用20 MHz獨(dú)立的有源時(shí)鐘，因此在仿真時(shí)只需考慮EP2C8的CLK。若將有源晶振的輸出直接和EP2C8相連，則LineSim仿真的結(jié)果如圖3(a)所示，信號(hào)邊沿處有振鈴現(xiàn)象，電壓過(guò)沖幅值3．629 V，下沖值為-450．2 mV，超過(guò)了過(guò)沖幅值范圍。當(dāng)采用一個(gè)阻值為50 Ω源端串聯(lián)電阻時(shí)，SI仿真的結(jié)果如圖3(b)所示，接收端接收到的時(shí)鐘信號(hào)在跳變處無(wú)振鈴現(xiàn)象，抑制信號(hào)反射的效果很好。

    串?dāng)_是信號(hào)完整性問(wèn)題之一，它是指有害信號(hào)從一個(gè)網(wǎng)絡(luò)轉(zhuǎn)移到相鄰網(wǎng)絡(luò)。串?dāng)_可分為近端串?dāng)_(NEXT)和遠(yuǎn)端串?dāng)_(FEXT)，傳輸線的反射跟串?dāng)_也有聯(lián)系，采用合適的源端端接和遠(yuǎn)端端接可以在一定程度上減小串?dāng)_。但串?dāng)_與信號(hào)之間的容性耦合和感性耦合有關(guān)，串?dāng)_不可能完全消除，只能減小。在TMS320F2812和EP2C8之間有大量的高速數(shù)據(jù)線，如果不進(jìn)行處理則有可能接收錯(cuò)誤的數(shù)據(jù)。圖4所示為用LineSim對(duì)數(shù)據(jù)線D8，D9和D10進(jìn)行SI仿真的結(jié)果，設(shè)定D9是被干擾的網(wǎng)絡(luò)，D8、D10是攻擊網(wǎng)絡(luò)，振蕩頻率為20 MHz，端接電阻為50 Ω。從圖可知D9受到的干擾較小，過(guò)沖電壓只有122 mV。如果想要進(jìn)一步減小串?dāng)_則可以減小走線寬度到8 mil，同時(shí)縮短走線耦合長(zhǎng)度。

3．2 高速信號(hào)線時(shí)序問(wèn)題
    TMS320F2812和EP2C8之間數(shù)據(jù)收發(fā)率高，因此時(shí)序就變得十分重要，如果兩信號(hào)到達(dá)接收端的時(shí)差近似于一個(gè)采集周期將導(dǎo)致接收到錯(cuò)誤的數(shù)據(jù)。為了避免這種時(shí)序可題的發(fā)生，通過(guò)蛇形線來(lái)保證高速信號(hào)走線長(zhǎng)度的一致，如圖5所示。PCB設(shè)計(jì)的工具是Altium公司的DXP 2004。

4 BoardSim仿真
    BoardSim是在PCB繪制完成后進(jìn)行的仿真，生成整版報(bào)告，驗(yàn)證原有設(shè)計(jì)的合理性、修正布局布線。仿真將利用器件的IBIS模型對(duì)已經(jīng)設(shè)計(jì)好的PCB走線進(jìn)行仿真，包括信號(hào)完整性、EMC、時(shí)序等。
4．1 串?dāng)_仿真驗(yàn)證
    第3．1節(jié)中已經(jīng)對(duì)D8，D9和D10進(jìn)行了串?dāng)_仿真，現(xiàn)在用BoardSim來(lái)驗(yàn)證上述仿真結(jié)果。考慮到實(shí)際電阻值沒(méi)有50 Ω，所以采用端接電阻值為51 Ω，振蕩頻率為20 MHz。圖6所示為當(dāng)D8，D10有數(shù)據(jù)通信時(shí)D9受到的干擾。由圖可知，D9處的波形抖動(dòng)很小，串?dāng)_電壓過(guò)沖只有44．8 mV，下沖電壓只有-39．8 mV，基本上不會(huì)影響D9的信號(hào)，結(jié)果表明已經(jīng)通過(guò)信號(hào)完整性檢查。

4．2 端接仿真驗(yàn)證
    主要驗(yàn)證時(shí)鐘信號(hào)和數(shù)據(jù)線的端接方案的合理性。
4．2．1 時(shí)鐘信號(hào)的端接
    時(shí)鐘信號(hào)網(wǎng)絡(luò)標(biāo)號(hào)為CLKIN，端接電阻阻值是51 Ω，SI仿真的結(jié)果如圖7所示，可見(jiàn)BoardSim仿真與在LineSim中的仿真相差無(wú)幾，滿足SI要求。

4．2．2 數(shù)據(jù)線的端接
    雖然用蛇行線可以解決信號(hào)的時(shí)序問(wèn)題，但要注意的是蛇形線對(duì)信號(hào)完整性有一定影響。蛇行線的間距越小、耦合長(zhǎng)度越長(zhǎng)，則信號(hào)的串?dāng)_也越大，因此設(shè)計(jì)時(shí)需要注意這一點(diǎn)。表1是EP2C8與TMS320F2812之間的D0～D15這16根數(shù)據(jù)線長(zhǎng)度，最短的網(wǎng)絡(luò)是D14只有2．661inch，最長(zhǎng)的是D7有2．856 inch，長(zhǎng)度變化控制在(2．76±0．1)inch之內(nèi)。SI仿真結(jié)果見(jiàn)表2。
    表2為BoardSim對(duì)數(shù)據(jù)線SI批量仿真結(jié)果。從中發(fā)現(xiàn)16根數(shù)據(jù)線的上升和下降沿的具體時(shí)延基本相當(dāng)，說(shuō)明通過(guò)正確端接和等長(zhǎng)線保證了信號(hào)接收端的質(zhì)量和時(shí)延等要求。接著對(duì)這幾根數(shù)據(jù)線進(jìn)行批量的EMC仿真，仿真設(shè)定的標(biāo)準(zhǔn)是FCC和CISPR，結(jié)果為Net's EMCis within selected limits，可知系統(tǒng)滿足EMC要求。

5 結(jié)語(yǔ)
    本文利用HyperLyn軟件和元器件的IBIS模型對(duì)TMS320F2812和EP2C8系統(tǒng)進(jìn)行了信號(hào)完整性仿真分析。通過(guò)分析可知，合適的端接電阻可以大大減小信號(hào)在導(dǎo)線上的反射和串?dāng)_。采用蛇形線的走線方案解決了高速數(shù)據(jù)線的時(shí)延問(wèn)題，走線長(zhǎng)度匹配后的數(shù)據(jù)線在上升／下降沿的具體時(shí)間基本相當(dāng)，滿足SI要求。