基于FPGA短波差分跳頻信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

摘要：差分跳頻(DFH)是一種新的短波跳頻技術(shù)，它主要?dú)w結(jié)為一種G函數(shù)算法，這種G函數(shù)集跳頻圖案、信息調(diào)制與解調(diào)于一體。它的通信機(jī)理與常規(guī)跳頻完全不同，較好的解決了數(shù)據(jù)速率和跟蹤、干擾等問題，代表了當(dāng)前短波通信的一個(gè)重要發(fā)展方向。鑒于此，在研究G函數(shù)算法原理的基礎(chǔ)之上，重點(diǎn)對(duì)短波差分跳頻信號(hào)的發(fā)生器進(jìn)行基于FPGA的整體優(yōu)化設(shè)計(jì)，并在軟件和硬件環(huán)境下進(jìn)行仿真與實(shí)現(xiàn)，從而指導(dǎo)工程實(shí)踐。
關(guān)鍵詞：差分跳頻；G函數(shù)；現(xiàn)場(chǎng)可編程門陣列

0 引言
    短波通信具有通信距離遠(yuǎn)、機(jī)動(dòng)靈活、成本低廉等優(yōu)點(diǎn)，而且是一種抗毀性較強(qiáng)的通信方式，因此在多種領(lǐng)域得到了廣泛的應(yīng)用。隨著跳頻和自適應(yīng)等新技術(shù)的發(fā)展，短波通信的性能也得到進(jìn)一步的提高。但由于短波信道的特點(diǎn)，一方面，其存在多普勒頻移和多徑效應(yīng)，嚴(yán)重影響短波通信的系統(tǒng)性能，特別是對(duì)于短波數(shù)據(jù)傳輸系統(tǒng)，往往達(dá)不到較高傳輸速率；另一方面，其頻率資源有限，易受干擾和竊聽，再加上短波通信所使用的媒介，造成短波通信是一個(gè)時(shí)變、衰落信道，保持良好的通信效果有較高難度。美國(guó)Sanders公司推出一種相關(guān)跳頻電臺(tái)采用的差分跳頻技術(shù)在短波信道上實(shí)現(xiàn)了跳速為5000hop／s，傳輸速率最低為2400bps，最高可達(dá)19200bps的指標(biāo)，這在傳統(tǒng)的跳頻系統(tǒng)中是很難實(shí)現(xiàn)的。采用差分跳頻技術(shù)不僅改變了短波電臺(tái)由于信道帶寬窄、空中信道時(shí)變多徑特性而導(dǎo)致的低速率數(shù)據(jù)傳輸?shù)木置?，而且極大地提高了抗跟蹤干擾的能力，代表了新一代短波通信技術(shù)的發(fā)展方向?？紤]到使用FPGA器件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，不僅可以簡(jiǎn)化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性，本文對(duì)短波差分跳頻信號(hào)的發(fā)生器進(jìn)行基于FPGA的整體設(shè)計(jì)。

1 G函數(shù)算法原理
    差分跳頻系統(tǒng)的關(guān)鍵技術(shù)在于G函數(shù)的實(shí)現(xiàn)。差分跳頻G函數(shù)的特點(diǎn)是利用跳頻頻率的相關(guān)性來攜帶待發(fā)送的數(shù)據(jù)信息，同時(shí)所產(chǎn)生的頻率序列具有良好的隨機(jī)性和均勻性。常規(guī)的G函數(shù)表達(dá)式為：
   
    式(1)是利用前后跳頻Fn，F(xiàn)n-1之間的相關(guān)性來攜帶數(shù)據(jù)信息Dn，如圖1所示。另一種G函數(shù)算法是由前一跳的頻率、m序列和數(shù)據(jù)信息Dn來決定當(dāng)前的頻率值Fn，如圖2所示，其數(shù)學(xué)表達(dá)式為：
   
    G是一個(gè)特定的函數(shù)，由它決定差分跳頻的算法。由此可見，m序列控制的G函數(shù)算法在相鄰跳變頻率之間通過數(shù)據(jù)序列建立了一定的相關(guān)性，亦即相鄰頻率的相關(guān)性攜帶了待發(fā)送的數(shù)據(jù)信息，Dn可取1～4bits。

    例如，當(dāng)傳輸?shù)臄?shù)據(jù)信息Dn取2bits時(shí)，對(duì)Dn編碼見表1。

    設(shè)每跳傳輸2bits，跳頻頻點(diǎn)數(shù)為N=64時(shí)，將頻率集K分成4個(gè)子集，每個(gè)子集包含16個(gè)頻點(diǎn)，分別為K1：0～15；K2：16～31；K3：32～47；K4：48～63。
    m序列控制跳頻序列在不同的子集上跳變，控制關(guān)系如表2所示。

    m序列的兩位控制數(shù)可以表示為m2m1，則整個(gè)頻率集肚的跳變規(guī)律描述如下：
    設(shè)傳輸?shù)臄?shù)據(jù)經(jīng)編碼后為D2D1，當(dāng)前頻點(diǎn)為q，則下一跳頻點(diǎn)q’為：
   
    在滿足表2控制關(guān)系的基礎(chǔ)上，如果第刀跳與第n-2跳的頻點(diǎn)相同，則放棄當(dāng)前m序列的控制作用，將跳頻子集變換，用(q’+N／4)modN代替q’的值。

2 短波差分跳頻系統(tǒng)的信號(hào)發(fā)生器的設(shè)計(jì)
2．1 短波差分跳頻信號(hào)發(fā)生器的整體設(shè)計(jì)
    差分跳頻信號(hào)發(fā)生器的功能為根據(jù)傳輸信息數(shù)據(jù)、前一跳的差分跳頻信號(hào)頻率控制字、m序列和G函數(shù)規(guī)則產(chǎn)生當(dāng)前跳的跳頻頻率控制字，由跳頻的頻率控制字來控制數(shù)字頻率合成器，產(chǎn)生對(duì)應(yīng)頻率的數(shù)字差分跳頻信號(hào)，最后通過DA轉(zhuǎn)換模塊變?yōu)槟M差分跳頻信號(hào)輸出。
根據(jù)差分跳頻信號(hào)產(chǎn)生模塊的功能，并結(jié)合FPGA平臺(tái)的器件特性，設(shè)計(jì)的短波差分跳頻信號(hào)發(fā)生器的整體結(jié)構(gòu)如圖3所示。

    從圖3可以看出差分跳頻信號(hào)發(fā)生器共包含6個(gè)關(guān)鍵模塊：DCM模塊、G函數(shù)運(yùn)算模塊、頻率控制字解析模塊、數(shù)字頻率合成模塊、單頻數(shù)字載波提取模塊和DA轉(zhuǎn)換模塊。各模塊相互協(xié)作，共同實(shí)現(xiàn)差分跳頻系統(tǒng)信號(hào)發(fā)生器的功能。其中，DCM模塊為其他各模塊、各單元提供不同的時(shí)鐘驅(qū)動(dòng)；DA轉(zhuǎn)換模塊將數(shù)字差分跳頻信號(hào)變?yōu)槟M差分跳頻信號(hào)輸出。其他關(guān)鍵模塊的設(shè)計(jì)將在下一節(jié)做詳細(xì)講述。
2．2 短波差分跳頻信號(hào)發(fā)生器的關(guān)鍵模塊設(shè)計(jì)
2．2．1 G函數(shù)運(yùn)算模塊
    G函數(shù)運(yùn)算模塊共包括5個(gè)功能單元：串并轉(zhuǎn)換單元、m序列產(chǎn)生單元、m序列控制單元、G函數(shù)運(yùn)算單元和G函數(shù)校驗(yàn)單元。
    串并轉(zhuǎn)換單元對(duì)輸入數(shù)據(jù)進(jìn)行處理，由于數(shù)據(jù)每次只有1bit輸入，因此輸入數(shù)據(jù)經(jīng)串并轉(zhuǎn)換單元后，可以變?yōu)槊看蝹鬏?bits或4bits數(shù)據(jù)。
    m序列生成單元利用多級(jí)線性反饋移位寄存器生成m序列。
    m序列控制單元將每次選取m序列的兩個(gè)最高位作為m序列控制位，控制差分跳頻信號(hào)頻率控制字所在的子集。
    G函數(shù)運(yùn)算單元根據(jù)G函數(shù)規(guī)則、m序列的兩位控制位、傳輸?shù)臄?shù)據(jù)信息以及前一跳的跳頻頻率控制字，產(chǎn)生當(dāng)前跳的跳頻頻率控制字。
    G函數(shù)校驗(yàn)單元判斷第n跳和n-2跳的跳頻頻率控制字是否相同，如果相同，則放棄當(dāng)前m序列的控制作用，將跳頻子集變換，用另一個(gè)規(guī)則產(chǎn)生當(dāng)前跳的跳頻頻率控制字。
2．2．2 數(shù)字頻率合成模塊
    數(shù)字頻率合成子模塊共包含8個(gè)數(shù)字頻率合成器，用來產(chǎn)生不同頻率的數(shù)字載波信號(hào)。差分跳頻信號(hào)產(chǎn)生邏輯控制模塊根據(jù)差分跳頻信號(hào)頻率控制字產(chǎn)生對(duì)應(yīng)數(shù)字頻率合成單元的控制信號(hào)，為節(jié)省輸入輸出端口，在控制信號(hào)和時(shí)鐘驅(qū)動(dòng)信號(hào)的控制下，1個(gè)數(shù)字頻率合成單元產(chǎn)生的不同頻率的數(shù)字載波信號(hào)經(jīng)過時(shí)鐘交疊合并為一路數(shù)字信號(hào)，同時(shí)生成一個(gè)通道交互信號(hào)，差分跳頻信號(hào)產(chǎn)生邏輯控制子模塊根據(jù)頻率控制字所指定的單一頻率的數(shù)字載波信號(hào)所在通道，按通道交互信號(hào)進(jìn)行單一頻率數(shù)字載波信號(hào)的提取。
2．2．3 頻率控制字解析模塊和單頻數(shù)字載波提取模塊
    頻率控制字解析單元在輸入時(shí)鐘的控制下，將頻率控制字解析，產(chǎn)生數(shù)字頻率合成器選擇控制信號(hào)和通道選擇控制信號(hào)，同時(shí)將通道選擇控制信號(hào)發(fā)送給數(shù)字載波信號(hào)合并控制單元。數(shù)字載波信號(hào)合并控制模塊通過通道交互信號(hào)、數(shù)字頻率合成模塊輸出的數(shù)字信號(hào)和通道選擇控制信號(hào)，在時(shí)鐘的驅(qū)動(dòng)下，將數(shù)字載波信號(hào)合并為一路信號(hào)輸出。最后將數(shù)字信號(hào)輸出發(fā)送給DA轉(zhuǎn)換模塊，將其變?yōu)槟M信號(hào)。

3 短波差分跳頻信號(hào)發(fā)生器的實(shí)現(xiàn)
    本設(shè)計(jì)采用XILINX公司推出的型號(hào)為XC4VSX35-10FF66的FPGA開發(fā)板，利用XILINX公司提供的FPGA開發(fā)工具套件，使用Verilog和VHDL兩種語言編寫完成。
    數(shù)字頻率合成子模塊的8個(gè)數(shù)字頻率合成器，每個(gè)數(shù)字頻率合成單元生成8路不同頻率的數(shù)字載波信號(hào)，共可生成64個(gè)不同頻率的數(shù)字載波信號(hào)，G函數(shù)的頻率控制字與差分跳頻信號(hào)頻率對(duì)照表如表3所示。

    圖4為基于FPGA的短波差分跳頻信號(hào)發(fā)生器軟件仿真圖，最下方的信號(hào)為輸出的數(shù)字差分跳頻信號(hào)，由仿真時(shí)間可以看出每經(jīng)過200μs輸出的差分跳頻信號(hào)頻率發(fā)生一次變化，即實(shí)現(xiàn)跳速為5000hop／s。圖5為數(shù)字差分跳頻信號(hào)經(jīng)DA轉(zhuǎn)換后變?yōu)槟M差分跳頻信號(hào)的硬件測(cè)試結(jié)果，其中(a)為示波器顯示圖，(b)為頻譜分析儀顯示圖。

4 結(jié)束語
    短波差分跳頻通信系統(tǒng)為高速率短波傳輸提供了一種新的方法。差分跳頻體制集調(diào)制、解調(diào)和跳頻圖案于一體，是一種特殊的調(diào)制解調(diào)方式，具有數(shù)字化程度高、極易實(shí)現(xiàn)高跳速和高數(shù)據(jù)率、抗跟蹤干擾能力強(qiáng)等優(yōu)點(diǎn)。本文在介紹差分跳頻G函數(shù)算法原理基礎(chǔ)之上，對(duì)短波差分跳頻信號(hào)發(fā)生器進(jìn)行了基于FPGA的整體系統(tǒng)優(yōu)化設(shè)計(jì)，并分別在軟件和硬件環(huán)境下進(jìn)行了仿真與實(shí)現(xiàn)。