基于FPGA的外部存儲(chǔ)器設(shè)計(jì)

摘要：為了提高雷達(dá)海量數(shù)據(jù)的處理速度，采用FPGA設(shè)計(jì)了一種高速外部存儲(chǔ)器，通過(guò)多次實(shí)驗(yàn)，驗(yàn)證了設(shè)計(jì)方法的可行性。高速外部存儲(chǔ)器可以有效地提高數(shù)據(jù)存儲(chǔ)速度，節(jié)約讀／寫時(shí)間，從而滿足信號(hào)處理的高速實(shí)時(shí)的要求。這種方法充分利用FPGA設(shè)計(jì)方便，SDRAM和FLASH的存儲(chǔ)讀寫速度快的優(yōu)勢(shì)，具有成本低廉，兼容性強(qiáng)，易于工程實(shí)現(xiàn)的特點(diǎn)。
關(guān)鍵詞：雷達(dá)信號(hào)處理；FPGA；SDRAM；FLASH；存儲(chǔ)器設(shè)計(jì)

0 引言
    隨著雷達(dá)技術(shù)的進(jìn)一步發(fā)展，對(duì)雷達(dá)信號(hào)處理的要求越來(lái)越高，在實(shí)時(shí)信號(hào)處理過(guò)程中有大量數(shù)據(jù)需要存儲(chǔ)，由于FPGA本身的存儲(chǔ)器容量非常小，根本滿足不了雷達(dá)信號(hào)處理過(guò)程中的需求，為解決這一問(wèn)題，通過(guò)查詢資料，引入SDRAM和FLASH作為FPGA的外部存儲(chǔ)器。SDRAM存儲(chǔ)器以其快速、方便和價(jià)格相對(duì)便宜，因而，常被用在雷達(dá)信號(hào)實(shí)時(shí)處理上。選擇SDRAM而沒(méi)有SRAM是因?yàn)镾RAM價(jià)格太貴，SDRAM相對(duì)便宜。沒(méi)有選擇DDR SDRAM的原因是因?yàn)樵趯?shí)際的雷達(dá)信號(hào)處理中并不需要那么高burst率，SDRAM足以滿足實(shí)際需求。SDRAM主要作用：在MTI處理時(shí)作為周期延遲器件、動(dòng)態(tài)雜波圖的存儲(chǔ)和數(shù)據(jù)暫存等功能。雖然SDRAM有存儲(chǔ)容量大、價(jià)格相對(duì)便宜等優(yōu)點(diǎn)，但是其斷電所有數(shù)據(jù)丟失的缺點(diǎn)，使其僅在FPGA外部連接SDRAM作為外部存儲(chǔ)器件顯然是不能滿足設(shè)計(jì)需求的，因此，在設(shè)計(jì)過(guò)程中考慮到FLASH存儲(chǔ)。在設(shè)計(jì)中用FLASH存儲(chǔ)一些斷電不能丟失的數(shù)據(jù)，如：脈沖壓縮處理時(shí)的匹配濾波器系數(shù)、MTI處理時(shí)雜波加權(quán)系數(shù)、CFAR處理時(shí)的對(duì)數(shù)表以及一些函數(shù)求值等。

1 存儲(chǔ)電路設(shè)計(jì)
1．1 SDRAM存儲(chǔ)電路設(shè)計(jì)
    在硬件電路設(shè)計(jì)過(guò)程中，先通過(guò)SDRAM的I／O接口電平標(biāo)準(zhǔn)選擇FPGA的外圍I／O電平標(biāo)準(zhǔn)，從而解決電氣互聯(lián)問(wèn)題。根據(jù)實(shí)時(shí)信號(hào)處理過(guò)程中所需的存儲(chǔ)容量以及FPGA的型號(hào)，選擇了4片SDRAM存儲(chǔ)器，用于輸入／輸出緩存。芯片的型號(hào)為K4S641632N-LC／L75。SDRAM工作模式有多種，內(nèi)部操作是一個(gè)復(fù)雜的狀態(tài)機(jī)。SDRAM的管腳可以分為以下幾類：控制信號(hào)，包括片選、時(shí)鐘、時(shí)鐘使能、行列地址選擇、讀／寫選擇、數(shù)據(jù)有效等。地址線行列復(fù)用，數(shù)據(jù)引線是雙向傳輸。SDRAM的所有操作都同步于時(shí)鐘，都是在時(shí)鐘上升沿時(shí)控制管腳和地址輸入的狀態(tài)，進(jìn)而產(chǎn)生多種需要的命令。
    SDRAM與FPGA的連接，要把FPGA的普通I／O與SDRAM的除電源、NC和接地管腳之外管腳連接起來(lái)即可，所有的控制與工作時(shí)序都是由FPGA提供，由于管腳太多，采取了網(wǎng)絡(luò)標(biāo)號(hào)連接，其電路原理圖如圖1所示。由于篇幅關(guān)系，只給出了部分電路圖。

1．2 FLASH存儲(chǔ)電路設(shè)計(jì)
    為了滿足模塊內(nèi)部在系統(tǒng)斷電時(shí)的數(shù)據(jù)保護(hù)，在模塊內(nèi)部選擇了FLASH存儲(chǔ)器，F(xiàn)LASH存儲(chǔ)器是一種非易失型存儲(chǔ)器，在該設(shè)計(jì)中主要用于存放一些在系統(tǒng)掉電后需要保存的用戶數(shù)據(jù)等。芯片的型號(hào)為：SST39VF3201-70-4C-EK。該芯片的主要特點(diǎn)有：3．3 V單電源供電，內(nèi)部進(jìn)行編程和擦除操作；高可靠性，超過(guò)100年的數(shù)據(jù)保存能力，32 Mb的存儲(chǔ)容量；快速擦除和編程功能，支持扇區(qū)擦除、塊擦除和整個(gè)芯片擦除，扇區(qū)和塊擦除時(shí)間為18 ms，整個(gè)芯片擦除時(shí)間為40 ms；片內(nèi)產(chǎn)生Vpp編程電壓，實(shí)現(xiàn)自動(dòng)讀寫時(shí)序。
    FPGA的引腳除電源、時(shí)鐘和復(fù)位以及幾個(gè)配置時(shí)鐘引腳外，其余引腳均可作為通用I／O使用，因此，與FLASH連接時(shí)，只需要FPGA的普通I／O引腳和FLASH的引腳相連即可，在實(shí)際編程過(guò)程中，要嚴(yán)格按照FLASH的工作時(shí)序給定正確的時(shí)序。注意，電源和接地引腳以及NC管腳不可連接在FPGA上。FLASH電路圖如圖2所示。

2 存儲(chǔ)電路軟件設(shè)計(jì)
2．1 SDRAM控制器設(shè)計(jì)
    SDRAM具有空間存儲(chǔ)量大、讀／寫速度快、價(jià)格相對(duì)便宜的特點(diǎn)，因此許多嵌入式設(shè)備的大容量、高速度存儲(chǔ)器都采用SDRAM來(lái)實(shí)現(xiàn)，但其控制邏輯復(fù)雜，需要周期性刷新操作、行列管理、不同延時(shí)和命令序列等。目前，大多都采用專用芯片完成它的控制電路，這不但提高了設(shè)計(jì)成本，而且使系統(tǒng)的硬件電路變得復(fù)雜。隨著FPGA在嵌入式系統(tǒng)中的廣泛應(yīng)用，F(xiàn)PGA管腳設(shè)計(jì)靈活，結(jié)合具體的需要，利用FPGA來(lái)設(shè)計(jì)一個(gè)滿足雷達(dá)信號(hào)處理專用的SDRAM控制器，就可以極大地增加設(shè)計(jì)的靈活性，且硬件規(guī)模小，又可以滿足實(shí)時(shí)信號(hào)處理需求。本文就是基于這種處理方法來(lái)設(shè)計(jì)一個(gè)SDRAM控制器。
    在SDRAM控制器的FPGA實(shí)現(xiàn)方案中，采用FPGA的自底向上模塊化設(shè)計(jì)思想。首先分析頂層模塊所要完成的功能，之后再將其功能分類細(xì)化，分配到不同的子模塊去實(shí)現(xiàn)，然后從底層向頂層的先逐步完成各個(gè)子模塊的設(shè)計(jì)，最后將子模塊相互連接生成所需的頂層模塊。設(shè)計(jì)SDRAM控制器是為了更好地滿足SDRAM與FPGA的通信而設(shè)計(jì)的。下面將具體介紹SDRAM控制器的設(shè)計(jì)方法。圖3為參考Altera公司SDRAM控制器的而設(shè)計(jì)的接口框圖。

    下面對(duì)接口信號(hào)進(jìn)行介紹：與主機(jī)接口信號(hào)有CLK：系統(tǒng)時(shí)鐘信號(hào)；RESET：系統(tǒng)復(fù)位信號(hào)；CMD[2：0]：譯碼指令；CMDACK：指令應(yīng)答信號(hào)，通知主機(jī)命令已被SDRAM執(zhí)行；ADDR：地址線，該設(shè)計(jì)中為22位，A21，A20代表頁(yè)地址BA1，BA0；A19～A8代表行地址；A7～A0代表列地址；DATAIN／DATAOUT：輸入、輸出數(shù)據(jù)總線；DM：數(shù)據(jù)掩碼。與SDRAM接口信號(hào)有RADDR：12位地址線，在讀／寫操作時(shí)，地址線時(shí)復(fù)用為行地址和列地址；BA0，BA1頁(yè)地址選擇；CS：片選信號(hào)；CKE：時(shí)鐘使能信號(hào)；RAS，CAS，WE：命令控制信號(hào)；DQM：SDRAM數(shù)據(jù)掩碼；DQ：雙向數(shù)據(jù)線。SDRAM控制器作為頂層模塊，內(nèi)部由3個(gè)主要模塊構(gòu)成：系統(tǒng)控制接口模塊、命令生成模塊和數(shù)據(jù)路徑模塊。系統(tǒng)控制接口模塊用于接收系統(tǒng)的控制信號(hào)，進(jìn)而產(chǎn)生不同的CMD命令組合；命令用于接收CMD命令并解碼成操作指令并產(chǎn)生SDRAM的操作動(dòng)作；數(shù)據(jù)通路模塊則用于控制數(shù)據(jù)的有效輸入／輸出。
    使用SDRAM的目的是進(jìn)行數(shù)據(jù)傳輸，即要求能正確地讀寫數(shù)據(jù)。因此，在SDRAM操作過(guò)程中，最重要是就是初始化、讀和寫的操作，因此，本文完成了SDRAM初始化在QuailtusⅡ仿真下的時(shí)序波形圖，如圖4所示。

2．2 FLASH讀／寫控制設(shè)計(jì)
    讀／寫控制的主要功能是將數(shù)據(jù)寫入FLASH；在模塊正常工作時(shí)，為系統(tǒng)提供數(shù)據(jù)。而FPGA這種大規(guī)模的可編程器件十分適合邏輯電路的設(shè)計(jì)，能方便地控制和產(chǎn)生FLASH編程操作中的各種控制命令，實(shí)現(xiàn)編程器的功能。該模塊中，選擇的FLASH芯片的讀取時(shí)鐘周期為70ns。
    在對(duì)FLASH進(jìn)行編程操作前，必須保證存儲(chǔ)單元為空。如果不為空，就必須先對(duì)FLASH芯片進(jìn)行擦除操作。由于FLASH采用了模塊分區(qū)的陣列結(jié)構(gòu)，支持扇區(qū)、塊和整個(gè)芯片一齊被擦除，扇區(qū)和塊擦除的時(shí)間周期為18 ms，整個(gè)芯片擦除時(shí)間為40 ms。而實(shí)現(xiàn)擦除操作只需在地址和數(shù)據(jù)端寫入不同的操作命令即可實(shí)現(xiàn)不同的擦除操作。
    FLASH的編程操作分三步驟：第一步是連續(xù)載入3 B命令的軟件數(shù)據(jù)保護(hù)操作；第二步是寫入字地址和字?jǐn)?shù)據(jù)，在編程操作過(guò)程中，地址是在的下降沿時(shí)有效，而數(shù)據(jù)則是在的上升沿時(shí)有效；第三步是芯片內(nèi)部的編程操作，該操作在的第四個(gè)上升沿有效，隨后該內(nèi)部編程操作在10 μs內(nèi)即可完成。FLASH編程是基于字為基礎(chǔ)的，編程時(shí)要特別注意編程時(shí)間參數(shù)和使用的命令集，編程和擦除時(shí)的時(shí)鐘參數(shù)見(jiàn)FLASH手冊(cè)。
    下面敘述FLASH的擦除操作，擦除分為扇區(qū)擦除、塊擦除和整個(gè)芯片擦除，擦除的時(shí)序基本一致，過(guò)程如下：第一個(gè)時(shí)鐘周期在地址5555H寫入XXAAH數(shù)據(jù)，接著第二個(gè)時(shí)鐘周期在地址2AAAH寫入XX55H數(shù)據(jù)，第三個(gè)時(shí)鐘周期在地址5555H寫入XX8OH數(shù)據(jù)，第四個(gè)時(shí)鐘周期在地址5555H寫入XXAAH數(shù)據(jù)，接著第五個(gè)時(shí)鐘周期在地址2AAAH寫入XX55H數(shù)據(jù)，第六個(gè)時(shí)鐘周期在地址5555H寫入XX10H數(shù)據(jù)，然后芯片內(nèi)部完成擦除工作。FLASH擦除完成后，內(nèi)部所有的數(shù)據(jù)位全部置1。扇區(qū)擦除、塊擦除和芯片擦除的區(qū)別只是在第六個(gè)時(shí)鐘周期傳送的數(shù)據(jù)不同。擦除的時(shí)序圖如圖5所示。

    在寫數(shù)據(jù)時(shí)僅能使對(duì)應(yīng)單元的數(shù)據(jù)位由“1”變?yōu)?ldquo;0”，而從“0”變?yōu)?ldquo;1”只有擦除命令才能完成。擦除操作可以按扇區(qū)擦除也可以對(duì)整個(gè)芯片擦除。因此在設(shè)計(jì)時(shí)可將程序代碼和常量表等固定數(shù)據(jù)和系統(tǒng)動(dòng)態(tài)更新數(shù)據(jù)分開(kāi)存放。每次向更新數(shù)據(jù)區(qū)寫數(shù)據(jù)前對(duì)該區(qū)數(shù)據(jù)進(jìn)行擦除操作即可。
    在擦除和寫操作之后，就可以讀數(shù)據(jù)了，讀數(shù)據(jù)的操作非常簡(jiǎn)單，由0E#，CE#控制，當(dāng)這兩個(gè)信號(hào)為低電平時(shí)，在地址線上輸入地址，數(shù)據(jù)線上就可以讀出數(shù)據(jù)了。
    當(dāng)按照規(guī)定的命令序列向FLASH存儲(chǔ)器發(fā)出命令時(shí)，其內(nèi)嵌的算法狀態(tài)機(jī)會(huì)自動(dòng)地完成相應(yīng)的操作。但用戶還應(yīng)了解其內(nèi)部的操作檢測(cè)機(jī)制，以便知道操作是否完成，以及操作是否正確。該芯片的狀態(tài)檢測(cè)位有：數(shù)據(jù)查詢位DQ7，TOGOLE位DQ6和DQ2。通過(guò)查詢它們對(duì)應(yīng)的狀態(tài)，即可知道芯片的工作狀態(tài)。
    在編程實(shí)現(xiàn)時(shí)，用狀態(tài)機(jī)實(shí)現(xiàn)FLASH的接口控制，要確保數(shù)據(jù)線和地址線的建立和保持時(shí)間滿足需求，嚴(yán)格確保實(shí)際提供的時(shí)序和硬件要求一致。圖6為在ModelSIM仿真下的FLASH的擦除時(shí)序圖。

    整個(gè)程序的編程實(shí)現(xiàn)是用有限狀態(tài)機(jī)來(lái)實(shí)現(xiàn)的。以擦除為例，介紹有限狀態(tài)機(jī)的設(shè)計(jì)方法。狀態(tài)控制借助系統(tǒng)時(shí)鐘進(jìn)行，通過(guò)多個(gè)狀態(tài)來(lái)完成ERASE操作。狀態(tài)0初始化各輸出信號(hào)，狀態(tài)1～5完成第一個(gè)命令輸入，狀態(tài)7～10完成第二個(gè)命令的輸入，狀態(tài)12～15完成第三個(gè)命令的輸入，狀態(tài)17～20完成第四個(gè)命令的輸入，狀態(tài)22～25完成第五個(gè)控制命令輸入，狀態(tài)27～30完成第六個(gè)控制命令，接下來(lái)狀態(tài)是保持控制信號(hào)用來(lái)完成ERASE。在編程過(guò)程中，要完成進(jìn)程控制：進(jìn)程控制就是根據(jù)現(xiàn)態(tài)決定次態(tài)的控制并完成其他的信號(hào)賦值。在本設(shè)計(jì)中，狀態(tài)機(jī)根據(jù)不同的狀態(tài)對(duì)CE、OE#、WE#、地址、數(shù)據(jù)等FLASH控制信號(hào)進(jìn)行賦值，從而完成對(duì)Flash的控制。
    但是每執(zhí)行1次寫操作，只能寫入1個(gè)地址單元里的字?jǐn)?shù)據(jù)，如果按照這個(gè)方法，完成整個(gè)FLASH芯片2 MWord的數(shù)據(jù)寫入就需要重復(fù)執(zhí)行寫操作2兆次，這樣既麻煩又浪費(fèi)時(shí)間。在實(shí)際操作中，通常通過(guò)計(jì)算機(jī)上的圖形界面來(lái)完成FLASH的燒寫工作，通過(guò)圖形界面使單片機(jī)把計(jì)算機(jī)存儲(chǔ)的數(shù)據(jù)暫存在SDRAM，然后通過(guò)一個(gè)判斷語(yǔ)句檢測(cè)SDRAM是否存滿，沒(méi)有存滿則繼續(xù)存儲(chǔ)，如果存滿則通過(guò)FPGA控制把SDRAM上的數(shù)據(jù)存儲(chǔ)在FLASH上，這樣通過(guò)一次操作即可存滿。

3 結(jié)語(yǔ)
    本文介紹了FPGA外部存儲(chǔ)器的設(shè)計(jì)方法，可以有效地解決雷達(dá)實(shí)時(shí)信號(hào)處理過(guò)程中海量數(shù)據(jù)的存儲(chǔ)問(wèn)題，同時(shí)也可以充分利用FPGA去控制SDRAM和FLASH，不僅保證了資源的充分利用，也可以有效地滿足信號(hào)處理過(guò)程中的高速實(shí)時(shí)的要求。另外，可以根據(jù)FPGA型號(hào)的不同，適當(dāng)?shù)馗?strong>外部存儲(chǔ)器，以滿足不同的應(yīng)用場(chǎng)合。