一種基于FPGA的雷達(dá)數(shù)字信號(hào)處理機(jī)設(shè)計(jì)與實(shí)現(xiàn)

摘要：結(jié)合具體的雷達(dá)導(dǎo)引頭型號(hào)項(xiàng)目．從數(shù)字信號(hào)處理機(jī)的原理出發(fā)，根據(jù)項(xiàng)目的要求提出了一種基于DBF技術(shù)的某型導(dǎo)引頭信號(hào)處理機(jī)設(shè)計(jì)方案，方案以Xilinx公司Virtex4 SX55 FPGA作為數(shù)字信號(hào)處理的核心器件，實(shí)現(xiàn)對6陣元陣列天線接收的回波信號(hào)進(jìn)行實(shí)時(shí)采集和處理。對系統(tǒng)硬件和軟件總體設(shè)計(jì)及基頻信號(hào)產(chǎn)生模塊、回波信號(hào)采集模塊、控制信號(hào)產(chǎn)生模塊和時(shí)鐘電路模塊的具體設(shè)計(jì)進(jìn)行了詳細(xì)介紹。最后在暗室環(huán)境對系統(tǒng)進(jìn)行了測試，測試結(jié)果表明系統(tǒng)達(dá)到了設(shè)計(jì)要求。
關(guān)鍵詞：數(shù)字信號(hào)處理機(jī)；FPGA；DBF；基頻信號(hào)；回波信號(hào)

0 引言
    導(dǎo)彈主要依靠制導(dǎo)系統(tǒng)進(jìn)行制導(dǎo)，完成從發(fā)射到命中目標(biāo)的全過程。制導(dǎo)系統(tǒng)一般利用地面制導(dǎo)雷達(dá)或彈載導(dǎo)引頭對目標(biāo)進(jìn)行探測、參數(shù)計(jì)算、控制指令形成與傳輸、程序控制和伺服控制等。雷達(dá)導(dǎo)引頭是建立在雷達(dá)、自動(dòng)控制、制導(dǎo)、微型計(jì)算機(jī)、精密機(jī)械、微電子、小型化和可靠性能多項(xiàng)專門技術(shù)基礎(chǔ)上的一種復(fù)雜制導(dǎo)設(shè)備。各國尤其是先進(jìn)國家都十分重視雷達(dá)導(dǎo)引頭的研制及其相關(guān)技術(shù)的研究，從而將智能化、高命中率、高摧毀概率的導(dǎo)彈武器的研制應(yīng)用推向新階段。
    本文采用脈沖多普勒、數(shù)字波束形成等技術(shù)，為某型雷達(dá)導(dǎo)引頭信號(hào)項(xiàng)目設(shè)計(jì)了其關(guān)鍵部分——雷達(dá)數(shù)字信號(hào)處理機(jī)。本處理器采用FP GA平臺(tái)實(shí)現(xiàn)，文中詳細(xì)介紹了該處理器基于FPGA的基頻信號(hào)產(chǎn)生模塊、回波信號(hào)采集模塊、控制信號(hào)產(chǎn)生模塊和時(shí)鐘模塊等硬件模塊的設(shè)計(jì)思路。

1 系統(tǒng)方案設(shè)計(jì)
    目前，主要采用三種方法實(shí)現(xiàn)雷達(dá)數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)：基于DSP技術(shù)實(shí)現(xiàn)雷達(dá)數(shù)字信號(hào)處理，基于“FPGA+DSP”技術(shù)實(shí)現(xiàn)和基于FPG A技術(shù)來實(shí)現(xiàn)。本方案選用Xilinx Virtex4 FPGA XC4VSX55，其屬于Xilinx SX系列，專用于高速數(shù)字信號(hào)處理領(lǐng)域，F(xiàn)PGA非常適合于高速數(shù)據(jù)的采集控制、高速數(shù)據(jù)傳輸控制，且目前的主流FPGA均含有硬件乘加器、大量的邏輯單元、流水線處理技術(shù)等硬件結(jié)構(gòu)，可高速完成FFT、FIR、復(fù)數(shù)乘加、卷積、三角函數(shù)以及矩陣運(yùn)算等數(shù)字信號(hào)處理。高端FPGA更是含有大量的DSP單元、RAM單元、MGT高速傳輸單元、DDRII數(shù)據(jù)控制器等IP核，這些均是實(shí)現(xiàn)高速實(shí)時(shí)數(shù)字處理的重要資源。此外，F(xiàn)PGA編程靈活，易于升級(jí)。其高度集成性和高靈活性使對外部硬件的需要更少，額外的硬件開銷大大減小，非常適用于雷達(dá)數(shù)字信號(hào)的處理和將來的算法升級(jí)。因此本方案采用FPGA技術(shù)進(jìn)行雷達(dá)信號(hào)的處理。
    根據(jù)項(xiàng)目的設(shè)計(jì)需求，設(shè)計(jì)的雷達(dá)數(shù)字信號(hào)處理機(jī)系統(tǒng)整體框圖如圖1所示。

    輸入調(diào)理電路對接收到的回波信號(hào)進(jìn)行預(yù)處理，預(yù)處理過后的信號(hào)經(jīng)ADC轉(zhuǎn)換為數(shù)字信號(hào)；采樣后的信號(hào)經(jīng)頻率搬移，將100MHz的中頻信號(hào)搬移到20MHz，然后對6個(gè)通道的信號(hào)進(jìn)行幅度校正，消除通道間的不平衡問題。校正后的6路信號(hào)分別與兩個(gè)正交本振信號(hào)相乘，進(jìn)行數(shù)字混頻，完成信號(hào)的正交分解，得到12路I／Q正交信號(hào)。12路I／Q信號(hào)與預(yù)先設(shè)置的權(quán)值進(jìn)行加權(quán)計(jì)算并進(jìn)行累加，完成數(shù)字波束形成(DBF)，得到一路合成信號(hào)；通過FIR低通濾波器，對數(shù)字波束合成后的信號(hào)進(jìn)行數(shù)字濾波，濾除30 MHz以上的諧波信號(hào)；由于發(fā)射信號(hào)采用了偽碼調(diào)相技術(shù)，所以對DBF后的信號(hào)依照發(fā)射信號(hào)的m序列進(jìn)行偽碼解調(diào)(即對回波信號(hào)進(jìn)行相位變換)，完成回波信號(hào)的解碼。對濾波后的信號(hào)進(jìn)行相參累積，累積次數(shù)達(dá)到設(shè)定值后，進(jìn)行FFT變換；FFT結(jié)果與檢測門限進(jìn)行比較，當(dāng)發(fā)現(xiàn)回波信號(hào)特征時(shí)，給出回波的通道號(hào)和頻率，并給出啟動(dòng)信號(hào)。

2 系統(tǒng)實(shí)現(xiàn)
2．1 硬件設(shè)計(jì)
    結(jié)合系統(tǒng)需求和系統(tǒng)總體設(shè)計(jì)，本系統(tǒng)的硬件主要包括A／D采樣部分、D／A輸出部分、控制信號(hào)輸出部分、時(shí)鐘部分、FPGA設(shè)計(jì)及配置、電源管理等六大部分，總體框圖如2圖所示。各功能模塊介紹如下：

    (1)A／D采樣部分
    根據(jù)性能指標(biāo)，系統(tǒng)外接6路模擬信號(hào)，信號(hào)頻率為100MHz，輸入信號(hào)幅度為±1 V，幅度分辨率為0．5 mV。因此設(shè)計(jì)了兩片A／D轉(zhuǎn)換模塊ADS6444實(shí)現(xiàn)帶通欠采樣，單片ADS6444支持4通道模／數(shù)轉(zhuǎn)換，最高采樣頻率為105 MHz，采樣位數(shù)為14 b的高性能A／D轉(zhuǎn)換電路，輸入信號(hào)量程為2 VPP，幅度分辨率為0．12 mV。配合前端數(shù)據(jù)調(diào)理芯片THS4513，能滿足系統(tǒng)對采樣電路的需求。
    (2)D／A轉(zhuǎn)換電路
    無論是調(diào)頻連續(xù)波或脈沖多普勒調(diào)制方式，均需要對外輸出100MHz的基頻信號(hào)，因此設(shè)計(jì)了D／A轉(zhuǎn)換電路。D／A轉(zhuǎn)換芯片采用MAX5887，它是14位、500 MSPS數(shù)模轉(zhuǎn)換器(DAC)，工作電壓為3．3 V，提供76 dBc的無雜散動(dòng)態(tài)范圍(SFDR)(fout=30 MHz時(shí))。該DAC支持500MSPS的更新速率，且功耗小于230mW。
    (3)控制信號(hào)輸出部分
    控制信號(hào)輸出TTL的信號(hào)，TTL信號(hào)采用+5 V供電，而數(shù)據(jù)處理芯片F(xiàn)PGA采用的為3．3 V的LVTTL電平，為實(shí)現(xiàn)信號(hào)的正確傳輸，需要信號(hào)轉(zhuǎn)換，因此設(shè)計(jì)了I／O緩沖模塊實(shí)現(xiàn)LVTTL到TTL的信號(hào)轉(zhuǎn)換。I／O緩沖器使用采用美國TI公司的16位同向緩沖器SN74ALVTHl6245，可以完成LVTTL到TTL的電平轉(zhuǎn)換，最高開關(guān)頻率可以達(dá)到80 MHz以上，同時(shí)輸出電流大，可以帶動(dòng)高功耗設(shè)備。
    (4)時(shí)鐘部分
    數(shù)／模轉(zhuǎn)換部分、模／數(shù)轉(zhuǎn)換部分、FPGA正常工作均需要低抖、高穩(wěn)定性的時(shí)鐘，在此使用專用時(shí)鐘芯片AD9517來產(chǎn)生系統(tǒng)需要的各個(gè)時(shí)鐘。AD9517是一款集成高頻時(shí)鐘發(fā)生器，具有如下特點(diǎn)：低相位噪聲、VCO頻率變化范圍為1．75～2．25 GHz，4路LVPECL時(shí)鐘扇出，輸出頻率范圍為50 MHz～1．6 GHz可調(diào)，4路LVDS時(shí)鐘扇出，輸出頻率范圍為25～800 MHz可調(diào)，4路LVDS時(shí)鐘扇出可設(shè)置為8路CMOS時(shí)鐘扇出，且相位可調(diào)、可串行控制。
    (5)FPGA設(shè)計(jì)
    FPGA要完成對A／D采樣數(shù)據(jù)的數(shù)據(jù)處理、D／A轉(zhuǎn)換的數(shù)據(jù)輸出、控制信號(hào)的產(chǎn)生、核心算法的實(shí)現(xiàn)、USB調(diào)試接口的數(shù)據(jù)輸入／輸出等，是整個(gè)系統(tǒng)設(shè)計(jì)的重要部分。根據(jù)系統(tǒng)需求分析，使用了Xilinx Virtex4SX55。Virtex4 SX55含有512個(gè)DSP處理單元，具有強(qiáng)大的數(shù)據(jù)處理能力，能夠滿足本系統(tǒng)的信號(hào)處理需求。
    (6)電源管理
    本系統(tǒng)采用電源管理模塊將+12 V的外部電源進(jìn)行穩(wěn)壓并分成各種幅度的電壓供各個(gè)模塊單獨(dú)供電，滿足各個(gè)模塊對電壓的嚴(yán)格需求。其電源供電系統(tǒng)結(jié)構(gòu)如圖3所示。

2．2 軟件設(shè)計(jì)
    本文設(shè)計(jì)的雷達(dá)數(shù)字信號(hào)處理機(jī)的軟件沒汁主要分為FPGA程序設(shè)計(jì)、系統(tǒng)驅(qū)動(dòng)設(shè)計(jì)和用戶軟件設(shè)計(jì)三個(gè)部分。FPGA程序是系統(tǒng)算法的核心，完成ADC的控制以及DBF算法等；系統(tǒng)驅(qū)動(dòng)設(shè)計(jì)和用戶軟件設(shè)計(jì)主要完成系統(tǒng)的人機(jī)交互功能，不是本文討論的重點(diǎn)，此處只討論FPGA程序的設(shè)計(jì)。
    FPGA程序主要完成信號(hào)處理算法。該程序利用Xilinx公司提供的System Generator工具，對數(shù)字信號(hào)處理的過程進(jìn)行建模和設(shè)計(jì)。Syst em Generator適于利用FPGA設(shè)計(jì)高性能數(shù)字信號(hào)處理系統(tǒng)。它利用業(yè)內(nèi)最先進(jìn)的FPGA開發(fā)高度并行系統(tǒng)提供系統(tǒng)建模和從Simulink與Matlab自動(dòng)生成代碼的功能，System Generator整合了DSP系統(tǒng)的RTL、嵌入式、IP、Matlab和硬件元件DSP建模。它利用包含信號(hào)處理(如FIR濾波器、FFT)、糾錯(cuò)(如Viterbi解碼器、ReedSolomon編碼器／解碼器)、算法、存儲(chǔ)器(如FIFO，RAM，ROM)及數(shù)字邏輯功能的Xilinx模塊集，在Simulink內(nèi)構(gòu)建和調(diào)試高性能DSP系統(tǒng)。Xilinx模塊集提供的模塊可以使用戶導(dǎo)入Matlab功能(如創(chuàng)建控制電路)及HDL模塊，迅速完成復(fù)雜的數(shù)字信號(hào)處理算法設(shè)計(jì)。
    一路回波信號(hào)經(jīng)A／D采集后的數(shù)字序列分別與兩個(gè)正交本振信號(hào)進(jìn)行相乘，完成正交變換，得到兩路I／Q信號(hào)。然后，通過數(shù)字低通濾波器實(shí)現(xiàn)數(shù)字混頻。本設(shè)計(jì)在這里選擇正弦和余弦兩個(gè)信號(hào)作為正交變換的本振信號(hào)，無論從數(shù)學(xué)運(yùn)算上，還是具體實(shí)現(xiàn)上都能確保其正交性。設(shè)計(jì)中采用的是6單元均勻線陣天線，因此共得到12路I／Q信號(hào)。12路I／Q信號(hào)與加權(quán)因子相乘后進(jìn)行數(shù)字波束合成，得到兩路I／Q信號(hào)，然后進(jìn)行信號(hào)疊加。疊加后的信號(hào)進(jìn)行相參積累，當(dāng)積累次數(shù)達(dá)到設(shè)置值時(shí)，進(jìn)行FFT處理；否則，繼續(xù)信號(hào)采集過程。將FFT處理的結(jié)果和設(shè)置的門限相比較，如超過門限時(shí)，觸動(dòng)啟動(dòng)信號(hào)；否則，繼續(xù)信號(hào)采集過程。FPGA處理的流程如圖4所示。

3 系統(tǒng)測試
    在實(shí)際條件下，對數(shù)字信號(hào)處理機(jī)中的DBF系統(tǒng)合成波束的天線方向圖進(jìn)行了測試，以檢驗(yàn)是否和理想條件下的天線方向網(wǎng)一致。具體步驟如下：
    (1)測試環(huán)境：某研究所暗室。
    (2)測試條件：6元15 mm接收天線成均勻直線陣排列、1元發(fā)射天線、雷達(dá)數(shù)字信號(hào)處理電路板、轉(zhuǎn)臺(tái)以及其他必要設(shè)備。
    (3)測試方法：將6元接收天線放置在轉(zhuǎn)臺(tái)的0°刻度所在的直線上，測試的信號(hào)源放在轉(zhuǎn)臺(tái)前方，并在90°刻度的延長線上。此時(shí)設(shè)定陣列天線所在的直線為x軸，法線方向?yàn)閥軸，轉(zhuǎn)臺(tái)中心為坐標(biāo)零點(diǎn)。轉(zhuǎn)動(dòng)轉(zhuǎn)臺(tái)，使信號(hào)源與天線的夾角分別為90°，60°，20°，調(diào)整陣列天線權(quán)值，使主瓣方向指向信號(hào)源方向。調(diào)整完成后，測量并記錄三種情況下的天線方向圖。
    (4)測試結(jié)果：根據(jù)實(shí)測數(shù)據(jù)繪制的三種情況下的陣列天線方向圖如圖5～圖7所示。

    由圖可知：實(shí)測天線方向圖的包絡(luò)與理想條件下的天線方向圖基本一致，從而驗(yàn)證了本設(shè)計(jì)中的數(shù)字信號(hào)處理機(jī)基本達(dá)到理想波束合成對數(shù)字電路的性能要求。但是，由于接收天線元個(gè)數(shù)較少，在信號(hào)源與陣列天線之間的夾角較小時(shí)，接收天線的增益較小，導(dǎo)致DBF系統(tǒng)無法將主瓣完全調(diào)到目標(biāo)角度上。

4 結(jié)語
    本文提出了一種基于FPGA的雷達(dá)數(shù)字信號(hào)處理機(jī)設(shè)計(jì)，接收機(jī)采用了脈沖多普勒、數(shù)字波束形成等主流雷達(dá)技術(shù)。本文對其硬件部分的主要模塊和FPGA處理流程進(jìn)行了簡要介紹。暗室中測試出的接收機(jī)的方向圖與理論值基本一致，說明接收機(jī)達(dá)到了系統(tǒng)的需求。