基于FPGA 的UART 擴(kuò)展總線設(shè)計(jì)和應(yīng)用

摘要：現(xiàn)在嵌入式系統(tǒng)的功能越來越集合化,需要控制大量外設(shè)。外設(shè)模塊普遍采用UART作為通信接口,但是通常處理器都會(huì)自帶一個(gè)UART串口。實(shí)際應(yīng)用中一個(gè)串口往往不夠用,需要對(duì)系統(tǒng)進(jìn)行擴(kuò)展。本文所介紹的就是以FPGA為實(shí)現(xiàn)方式的UART擴(kuò)展總線設(shè)備的邏輯設(shè)計(jì)以及相關(guān)的驅(qū)動(dòng)程序的設(shè)計(jì)。

1 引言

在嵌入式領(lǐng)域，由于UART 具有操作簡(jiǎn)單、工作可靠、抗干擾強(qiáng)、傳輸距離遠(yuǎn)(組成 485 網(wǎng)絡(luò)可以傳輸1,200 米以上)，設(shè)計(jì)人員普遍認(rèn)為UART 是從CPU 或微控制器向系統(tǒng)的 其他部分傳輸數(shù)據(jù)的最佳方式，因此它們被大量地應(yīng)用在工業(yè)、通信和家電控制等嵌入式領(lǐng) 域。而通常處理器都會(huì)自帶一個(gè)UART 串口，實(shí)際應(yīng)用中一個(gè)串口往往不夠用，需要進(jìn)行 UART 串口擴(kuò)展。而本文在分析了片內(nèi)總線技術(shù)和UART 的工作原理的基礎(chǔ)上了實(shí)現(xiàn)UART 總線設(shè)備的設(shè)計(jì)，使主控芯片可以控制4~6 個(gè)外圍設(shè)備。

本文中的嵌入式系統(tǒng)由AT91ARM9200 處理器、Linux 操作系統(tǒng)和ALTERA 公司的 ACEX 系列的EP1K 所組成。

2 EP1K 的邏輯設(shè)計(jì)

設(shè)計(jì)所要實(shí)現(xiàn)的功能是 AT91ARM9200 處理器通過EP1K 控制多個(gè)帶有UART 接口的 外設(shè)。EP1K 中包含了多個(gè)邏輯模塊如圖1 所示，為了實(shí)現(xiàn)多個(gè)模塊間的互聯(lián)就需要片內(nèi)總 線的支持，而本文采用的是WISHBONE 片內(nèi)總線規(guī)范。

2.1 WISHBONE 總線設(shè)計(jì)

WISHBONE采用主從結(jié)構(gòu)，也稱之為SLAVE/MASTER 結(jié)構(gòu)。主單元MASTER 是發(fā)起 與從單元SLAVE 之間的數(shù)據(jù)傳輸，MASTER 和SLAVE 通過握手協(xié)議來實(shí)現(xiàn)可靠通信的。

WISHBONE 總線架構(gòu)提供了四種不同的互聯(lián)方式：點(diǎn)對(duì)點(diǎn)（Point-to-point）、數(shù)據(jù)流（Data flow）、共享總線（Shared bus）和交叉開關(guān)（Crossbar switch）。為了實(shí)現(xiàn)單個(gè)MASTER 和多個(gè)SLAVE 的設(shè)計(jì)要求，同時(shí)要求總線結(jié)構(gòu)占用較少的邏輯單元，所以采用了共享總線 的互聯(lián)方式。

共享總線應(yīng)包括 MASTER、SLAVE、INTERCON 和SYSCON 四個(gè)部分。MASTER 和 SLAVE 是實(shí)現(xiàn)總線信號(hào)與IP 核的信號(hào)轉(zhuǎn)換，INTERCON 用于MATER 和Slave 的信號(hào)互聯(lián)， 而SYSCON 則提供穩(wěn)定的時(shí)鐘信號(hào)和復(fù)位信號(hào)。總線邏輯結(jié)構(gòu)如圖2 所示，因?yàn)橹挥幸粋€(gè) MASTER，設(shè)計(jì)時(shí)就省略了對(duì)總線使用權(quán)的總裁。MASTER 的地址和數(shù)據(jù)總線分別與四個(gè) SLAVE 相聯(lián)，其它的控制信號(hào)也都是直接相連，而SLAVE 的選通是通過stb 信號(hào)實(shí)現(xiàn)。 SLAVE 的stb 信號(hào)是由地址譯碼產(chǎn)生SLAVE 選擇信號(hào)s_sel、m_cyc 和m_stb 三個(gè)信號(hào)相與 的結(jié)果。所選通的SLAVE 將ack 信號(hào)置1 表明一個(gè)數(shù)據(jù)傳輸周期的正常結(jié)束并將數(shù)據(jù)鎖存 或發(fā)送到總線上，而err 信號(hào)置1 表示非正常結(jié)束，rty 信號(hào)置1 表示要求數(shù)據(jù)重發(fā)。

圖 2 WISHBONE 總線的邏輯結(jié)構(gòu)圖

總線的詳細(xì)設(shè)計(jì)過程請(qǐng)參考 WISHBONE SoC Architecture Specification, Revision B.3，而 MASTER 和SLAVE 的設(shè)計(jì)可以參考OpenCores 的網(wǎng)站上相關(guān)設(shè)計(jì)。

2.2 UART 的邏輯設(shè)計(jì)

UART 的通信協(xié)議十分簡(jiǎn)單，以低電平作為起始位，高電平作為停止位，中間可傳輸 5～8 比特?cái)?shù)據(jù)和1 比特奇偶校驗(yàn)位，奇偶校驗(yàn)位的有無和數(shù)據(jù)比特的長(zhǎng)度由通信雙方約 定。一幀數(shù)據(jù)傳輸完畢后可以繼續(xù)傳輸下一幀數(shù)據(jù)，也可以繼續(xù)保持為高電平，兩幀之間 保持高電平，持續(xù)時(shí)間可以任意長(zhǎng)。

UART模塊由SLAVE接口、波特率控制器、UART接收器和UART發(fā)送器構(gòu)成。SLAVE 接口是為了實(shí)現(xiàn)WISHBONE 總線和功能模塊之間的數(shù)據(jù)傳輸；UART 發(fā)送器的用途是將準(zhǔn)備輸出的并行數(shù)據(jù)按照基本UART 幀格式轉(zhuǎn)為TXD 信號(hào)串行輸出；UART 接收器接收RXD 串行信號(hào)，并將其轉(zhuǎn)化為并行數(shù)據(jù)，但串并轉(zhuǎn)換的時(shí)鐘同發(fā)送器一樣處理，收發(fā)設(shè)備間的時(shí) 鐘是會(huì)累計(jì)的，會(huì)導(dǎo)致接收數(shù)據(jù)不正確，波特率控制器就是專門產(chǎn)生一個(gè)遠(yuǎn)遠(yuǎn)高于波特率的 本地時(shí)鐘信號(hào)對(duì)輸入RXD 不斷采樣，以不斷地讓接收器與發(fā)送器保持同步。

波特率控制器實(shí)際上就是一個(gè)簡(jiǎn)單的分頻器?？梢愿鶕?jù)給定的系統(tǒng)時(shí)鐘頻率（晶振時(shí) 鐘）和要求的波特率算出波特率分頻因子。已算出的波特率分頻因子作為分頻器的分頻數(shù)。 對(duì)于波特率發(fā)生器中的系數(shù)一般在FPGA 實(shí)現(xiàn)時(shí)往往是固定的，但對(duì)于不同的實(shí)現(xiàn)，這個(gè) 系數(shù)需要更改。波特率控制器產(chǎn)生的分頻時(shí)鐘，不是波特率時(shí)鐘，而是波特率時(shí)鐘的16 倍，目的是為了在接收事實(shí)進(jìn)行精確地采樣，以提出異步的串行數(shù)據(jù)。

UART 發(fā)送器由16 個(gè)字節(jié)FIFO 和信號(hào)發(fā)送器組成。FIFO 主要是起到數(shù)據(jù)緩存的作用， 信號(hào)發(fā)送器的核心部分由有限狀態(tài)機(jī)實(shí)現(xiàn)的，實(shí)現(xiàn)偽代碼如下：

case (狀態(tài)機(jī)狀態(tài))

空閑狀態(tài)：if ( FIFO 中有數(shù)據(jù) )

狀態(tài)機(jī)跳轉(zhuǎn)到 FIFO 讀取狀態(tài)；

else

狀態(tài)機(jī)保持空閑狀態(tài)；

FIFO 讀取狀態(tài)：讀取FIFO 數(shù)據(jù)，保存到移位寄存器；狀態(tài)機(jī)跳轉(zhuǎn)到開始位狀態(tài)；

開始位狀態(tài)：時(shí)鐘計(jì)數(shù)，發(fā)送開始位；計(jì)數(shù)結(jié)束后狀態(tài)機(jī)跳轉(zhuǎn)到數(shù)據(jù)位狀態(tài)；

數(shù)據(jù)位狀態(tài)：時(shí)鐘計(jì)數(shù)，發(fā)送數(shù)據(jù)，移位寄存器移位；計(jì)數(shù)結(jié)束后

if(移位寄存器內(nèi)數(shù)據(jù)發(fā)送完畢)

狀態(tài)機(jī)跳轉(zhuǎn)到停止位狀態(tài)；

else

狀態(tài)機(jī)跳轉(zhuǎn)到數(shù)據(jù)位狀態(tài)；

停止位狀態(tài)：時(shí)鐘計(jì)數(shù)，發(fā)送停止位；計(jì)數(shù)結(jié)束后狀態(tài)機(jī)跳轉(zhuǎn)到 s_idle；

default：狀態(tài)機(jī)復(fù)位到空閑狀態(tài);

endcase

UART 接收器包括了16 個(gè)字節(jié)FIFO、信號(hào)同步器和信號(hào)接收器三個(gè)部分。其中信號(hào)同 步器則是為了解決串行數(shù)據(jù)幀和接收時(shí)鐘是異步問題，其它兩部分和UART 發(fā)送器的中的 功能相似，只是數(shù)據(jù)傳送的方向相反。

3 設(shè)備接口和驅(qū)動(dòng)設(shè)計(jì)

3.1 設(shè)備接口設(shè)計(jì)

AT91ARM9200 芯片通過其靜態(tài)存儲(chǔ)控制器 (SMC)控制EP1K，而靜態(tài)存儲(chǔ)控制器 (SMC) 是控制外部靜態(tài)存儲(chǔ)器或外設(shè)的訪問。 SMC 可編程地址達(dá)512M 字節(jié)。它有8 個(gè) 片選及一個(gè)26 位地址總線。16 位數(shù)據(jù)總線能配置與8 位或16 位外部器件連接。獨(dú)立的讀寫控制信號(hào)允許存儲(chǔ)器與外設(shè)直接連接。SMC 支持不同的允許單時(shí)鐘周期存儲(chǔ)器訪問的訪 問協(xié)議。它還提供外部等待請(qǐng)求能力。

因?yàn)?EP1K 內(nèi)部設(shè)計(jì)使用的是8 位數(shù)據(jù)總線和8 位地址總線，所以AT91ARM9200 芯片與EP1K 相連的I/O 端口為 A[7:0]，D[7:0]，NRD 和NWR0。然而EP1K 內(nèi)部采用 的WISHBONE 總線規(guī)范，其讀寫信號(hào)wb_we_o，高電平表示為寫操作，低電平表示為 讀操作。所以需要將NRD 和NWR0 進(jìn)行相應(yīng)的信號(hào)轉(zhuǎn)換。而D[7:0]為雙向端口IO， 所以在EP1K 的設(shè)計(jì)中采用三態(tài)門的設(shè)計(jì)。

3.2 設(shè)備驅(qū)動(dòng)設(shè)計(jì)

AT91ARM9200 上運(yùn)行的是Linux 操作系統(tǒng)，EP1K 作為一個(gè)外接設(shè)備正常運(yùn)行，就需 要相應(yīng)的linux 驅(qū)動(dòng)程序。我們將EP1K 的看作一個(gè)普通的字符設(shè)備，其關(guān)鍵是如何實(shí)現(xiàn)兩 個(gè)不同工作頻率的設(shè)備正確通信。而靜態(tài)存儲(chǔ)控制器 (SMC)提供的多等待狀態(tài)管理，只要 根據(jù)具體時(shí)序?qū)MC 片選寄存器進(jìn)行設(shè)置就可以了。此例中的SMC 同時(shí)還控制flash 存儲(chǔ) 器、LCD 液晶顯示器和其它外設(shè)，所以使用片選寄存器7，EP1K 的內(nèi)部工作頻率是6MHz， 為了使讀寫同步，設(shè)置插入36 個(gè)等待周期。具體代碼如下：

其中at91_sys_write( )函數(shù)在include/arch/hardware.h 中，而且是在linux2.6 內(nèi)核中才出現(xiàn)的。

Linux 的字符設(shè)備驅(qū)動(dòng)分為設(shè)備初始化函數(shù)和設(shè)備卸載函數(shù)，并由內(nèi)核宏module_init() 和module_exit()行進(jìn)管理。

設(shè)備初始化函數(shù)首先要做的事情就是獲取一個(gè)或多個(gè)設(shè)備編號(hào)。linux2.6 內(nèi)核中提供了 靜態(tài)和動(dòng)態(tài)分配。如果在已知所需設(shè)備編號(hào)情況下，靜態(tài)分配不失為一種較好的工作方式， 但是所選定的設(shè)備號(hào)若已分配給其它設(shè)備，就會(huì)造成沖突和麻煩。因此，建議采用動(dòng)態(tài)分配 方式獲取設(shè)備號(hào)。

同時(shí)使用 udev 在/dev/下動(dòng)態(tài)生成設(shè)備文件，這樣就避免使用命令或腳本創(chuàng)建設(shè)備文 件。管理類和類設(shè)備的相關(guān)內(nèi)核函數(shù)：

struct class * class_create (struct module * owner, const char * name);

void class_destroy (struct class * cls );

struct class_device* class_device_create(structclass * cls, struct

class_device* parent, dev_t devt, struct device * device, const char * fmt, ...);

void class_device_destroy (struct class * cls, dev_t devt);

注意，以上函數(shù)是2.6.13 開始有的，在2.6.13 之前，應(yīng)當(dāng)使用class_simple 接口。

設(shè)備初始化函數(shù)隨后的工作是建立字符設(shè)備，并將與具體字符設(shè)備的相關(guān)數(shù)據(jù)結(jié)構(gòu)注冊(cè) 的設(shè)備中，如字符設(shè)備的文件操作接口file_operations。還有就是調(diào)用at91_sys_write( )函數(shù) 完成靜態(tài)存儲(chǔ)控制器 (SMC)的寄存器配置和ioremap()函數(shù)完成設(shè)備地址到用戶內(nèi)存的映 射。設(shè)備卸載函數(shù)的工作就恰恰相反，它包括了管理類，類設(shè)備和字符設(shè)備的銷毀，映射內(nèi) 存和設(shè)備號(hào)的釋放。

4 結(jié)束語

本文的設(shè)計(jì)應(yīng)用于一個(gè)遠(yuǎn)程自動(dòng)抄表系統(tǒng)，該系統(tǒng)由用戶電能表和抄表基站以及 GSM 模塊等部分組成。抄表基站的核心AT91ARM9200 處理器以靜態(tài)存儲(chǔ)控制器(SMC)與EP1K 相連，通過EP1K 實(shí)現(xiàn)的UART 擴(kuò)展總線設(shè)備對(duì)用戶電能計(jì)量表進(jìn)行管理，最后抄表數(shù)據(jù) 由GSM 模塊傳給遠(yuǎn)端主機(jī)。此設(shè)計(jì)采用以FPGA 為實(shí)現(xiàn)方式試整個(gè)系統(tǒng)具有以下優(yōu)點(diǎn)：1、 系統(tǒng)設(shè)計(jì)具有靈活性，可以根據(jù)實(shí)際情況添加UART 模塊；2、有效的保證了系統(tǒng)的知識(shí)產(chǎn) 權(quán)；3、在EP1K 內(nèi)部還可以添加其他通信模塊，增強(qiáng)了系統(tǒng)的可擴(kuò)展性。