采用FPGA提高廣播應(yīng)用的集成度

時間：2012-11-16 14:45:58

關(guān)鍵字： FPGA 集成接收機(jī) ASSP

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[導(dǎo)讀]引言在廣播和傳輸系統(tǒng)中，采用一種或者兩種串行接口來傳輸數(shù)字視頻：沒有壓縮的數(shù)據(jù)使用視頻串行數(shù)字接口(SDI)。壓縮數(shù)據(jù)使用異步串行接口(ASI)，在視頻設(shè)備中，主要采用移動圖像和電視工程師聯(lián)盟(SMPTE)定義的SDI來

引言

在廣播和傳輸系統(tǒng)中，采用一種或者兩種串行接口來傳輸數(shù)字視頻：沒有壓縮的數(shù)據(jù)使用視頻串行數(shù)字接口(SDI)。壓縮數(shù)據(jù)使用異步串行接口(ASI)，在視頻設(shè)備中，主要采用移動圖像和電視工程師聯(lián)盟(SMPTE)定義的SDI來傳送視頻和音頻數(shù)據(jù)。

視頻設(shè)備能夠支持標(biāo)準(zhǔn)清晰度(SD)、高清晰度(HD)數(shù)字視頻格式，或者同時支持。SD視頻傳輸?shù)腟DI速率為270Mbps、360Mbps或者540Mbps，而HD視頻傳輸?shù)腟DI速率為1.485 Gbps或者1.485/1.001 Gbps。HD提供高質(zhì)量的視頻，代表了今后數(shù)字視頻廣播的發(fā)展方向。隨著HD視頻需求的增長，要求硬件能夠處理HD技術(shù)所需的大數(shù)據(jù)吞吐量。

在數(shù)字視頻傳送系統(tǒng)中，數(shù)據(jù)傳送的主要方式是ASI的270Mbps單節(jié)目傳送流(SPTS)或者多節(jié)目傳送流(MPTS)，這些方式由數(shù)字視頻廣播(DVB)協(xié)會定義。

廣播設(shè)備開發(fā)人員通常使用ASSP來實現(xiàn)SDI和DVB-ASI功能，也可以利用可編程邏輯器件(PLD)，使用PLD中的邏輯和其他嵌入式資源構(gòu)建所需的各種數(shù)字功能，以實現(xiàn)這些接口。通過使用PLD?？梢燥@著降低總成本。某些情況下，在每ASI通道或者每SDI端口的基礎(chǔ)上，PLD不到ASSP成本的1/10。

SDI的可編程邏輯解決方案

要達(dá)到SDI和DVB-ASI需要的270Mbps數(shù)據(jù)速率，可編程解決方案需要提供以下功能：

LVDS I/O

足夠的邏輯容量

數(shù)據(jù)恢復(fù)能力

產(chǎn)生時鐘信號的PLL

對于HD-SDI數(shù)據(jù)速率，需要采用支持嵌入式SERDES技術(shù)、時鐘數(shù)據(jù)恢復(fù)，并集成了高速收發(fā)器通道的PLD，例如Altera的Stratix GX系列FPGA。

圖1所示為Altera可編程邏輯中實現(xiàn)SD-SDI和HD-SDI功能所需的構(gòu)成單元。SD-SDI解決方案在邏輯單元(LE)中利用過采樣技術(shù)來恢復(fù)數(shù)據(jù)。FPGA中的基本構(gòu)建模塊LE在SERDES模塊中表示為“軟邏輯”。在HD-SDI解決方案中，嵌入式SERDES和CDR電路完成時鐘和數(shù)據(jù)恢復(fù)功能。

HD-SDI方案中的其他功能包括發(fā)射機(jī)側(cè)的線編號插入和循環(huán)冗余校驗(CRC)計算，以及接收機(jī)側(cè)的線編號提取和循環(huán)冗余校驗。

基于可編程邏輯的DVB-ASI解決方案

可以采用FPGA來實現(xiàn)DVB-ASI所需的數(shù)據(jù)速率，F(xiàn)PGA為ASI接收機(jī)和發(fā)射機(jī)輸入基準(zhǔn)時鐘提供PLL。Altera的Cyclone、Stratix和Stratix GX系列FPGA具備這些功能。圖2所示為在FPGA中實現(xiàn)DVB-ASI所需的構(gòu)成單元，包括發(fā)射機(jī)和接收機(jī)耦合的回環(huán)通道，以及用于內(nèi)置測試操作的偽隨機(jī)二進(jìn)制序列(PRBS)校驗器和PRBS產(chǎn)生器。

ASI接收機(jī)組成為：

解串器，將到達(dá)的串行數(shù)據(jù)轉(zhuǎn)換為10比特寬的并行數(shù)據(jù)

過采樣接口，實現(xiàn)數(shù)據(jù)恢復(fù)和位同步

字對齊

8位/10位編碼器，將10位并行數(shù)據(jù)轉(zhuǎn)換為8位原始數(shù)據(jù)

同步狀態(tài)機(jī)探測字同步或者同步丟失

速率匹配FIFO緩沖匹配到達(dá)比特和發(fā)送(或者系統(tǒng))時鐘的速率。

圖3所示為ASI接收機(jī)的構(gòu)成單元，ASI發(fā)射機(jī)含有一個8位/10位編碼器和一個串化器，編碼器將8位寬的字轉(zhuǎn)換為10位，串化器將10位并行字轉(zhuǎn)換為串行數(shù)據(jù)，采用一個10位移位寄存器實現(xiàn)該功能，以字速率從編碼器輸入，以LVDS輸出緩沖比特率輸出。27M赫茲基準(zhǔn)時鐘乘以10的PLL提供比特率時鐘，支持抖動受控ASI傳輸串化。ASI發(fā)射機(jī)構(gòu)成單元如圖4所示。

在可編程邏輯中實現(xiàn)SDI和DVB-ASI

一般情況下，采用FPGA實現(xiàn)一個ASI通道需要的LE數(shù)量小于1000，Cyclone Ⅱ FPGA每通道成本低于1美元，比現(xiàn)有ASSP方案低得多。

一個10位SD-SDI全雙工端口在Altera FPGA中只需要400個LE。對于Cyclone Ⅱ FPGA中的10位SD-SDI數(shù)據(jù)，其每端口成本也遠(yuǎn)遠(yuǎn)低于現(xiàn)有的ASSP方案。對于20位HD-SDI數(shù)據(jù)，收發(fā)器通道邏輯大約需要1000個LE，在Stratix GX器件中實現(xiàn)這些邏輯時，每端口成本等于甚至低于ASSP的每端口成本。當(dāng)考慮到可編程邏輯的其他集成性能時，Stratix GX方案的優(yōu)勢更加突出。

可編程邏輯集成功能還具有其他優(yōu)勢

在典型應(yīng)用中，DVB-ASI和SDI只是廣播設(shè)備全部功能的一部分，例如，DVB-ASI通常用于廣播數(shù)據(jù)轉(zhuǎn)發(fā)系統(tǒng)，需要進(jìn)行視頻復(fù)用、壓縮、調(diào)制和解調(diào)、時隙復(fù)用、編解碼等信號處理，這些操作需要前向糾錯(FEC)、濾波、間插、正交振幅調(diào)制(QAM)映射、Viterbi和Reed-Solomon解碼等數(shù)字信號處理功能。這些功能可以利用FPGA中的資源來實現(xiàn)，包括LE、Cyclone Ⅱ器件中的乘法器，以及Stratix器件中的DSP模塊。

通過將這些功能集成到幾個器件中，基于FPGA的解決方案進(jìn)一步降低了開發(fā)成本，節(jié)省了電路板空間，降低了系統(tǒng)復(fù)雜性，FPGA所具有的靈活性使開發(fā)人員能夠定制實現(xiàn)設(shè)計中每一單元之間的接口，在最短的時間內(nèi)加入各種功能，突出設(shè)計質(zhì)量，設(shè)計人員還可以得到與單個可編程器件相同的ASI通道或者SDI端口數(shù)，而采用ASSP就必須使用多個分立器件。

參考設(shè)計加速產(chǎn)品上市

在SDI參考設(shè)計中，對三個SMPTE建議抖動參數(shù)進(jìn)行了評估：

抖動產(chǎn)生器——器件或者系統(tǒng)產(chǎn)生一個串行數(shù)字信號(在這種情況下是HD-SDI)，它含有某一振幅和頻率的正弦抖動。產(chǎn)生的抖動也可以是非正弦的。

接收抖動容限——當(dāng)應(yīng)用于器件或者系統(tǒng)輸入時,正弦抖動的峰-峰值振幅會導(dǎo)致性能劣化。

抖動傳送——輸入抖動導(dǎo)致的器件或者系統(tǒng)輸出抖動。

DVB-ASI標(biāo)準(zhǔn)并沒有針對抖動容限提供任何規(guī)范，但可以采用下面的抖動參數(shù)評估Altera的DVB-ASI參考設(shè)計：

發(fā)射機(jī)的抖動產(chǎn)生

接收機(jī)的抖動容限

接收機(jī)靈敏度

輸出振幅和邊沿速率

Cyclone視頻演示板和Stratix GX串行視頻演示說明板可以演示這些參考設(shè)計。

結(jié)語