0 引言
在數(shù)字接收機的各種參數(shù)中，頻率是最重要的參數(shù)之一，它能反映接收機的功能和用途、以及頻譜寬度等重要指標。傳統(tǒng)的順序測頻技術一般通過對接收機頻帶的掃描，對頻域進行連續(xù)取樣。該方法原理簡單，技術成熟，但是，其頻率截獲概率與分辨力的矛盾難以解決，無法實現(xiàn)全概率信號截獲。而多信道化的頻率檢測技術屬于瞬時測頻，其架構是采用多個頻率窗口（多個信道彼此銜接相鄰）來覆蓋接收機的整個頻段，這樣，當信號進入任一個窗口時，該窗口的頻率值即可被檢測出。因此，該方法可解決頻率截獲概率與頻率分辨力的矛盾，同時也為實現(xiàn)全概率頻率捕獲提供了一種參考方案。
1 多信道模型
當一個實信號經過A/D采樣之后，再進行正交下變頻處理，即可得到I、Q兩路相位正交信號，它們所構成的是一個復信號。該復信號的信道化示意圖如圖1所示。
圖1所示的信道是一種相互交疊的信道，它們涵蓋了整個零中頻信號的頻率范圍。一般情況下，多信道往往采用數(shù)字濾波器組來實現(xiàn)，但該方法需要設計M（M為信道數(shù)）個中心頻率不同，而其它性質完全相同的帶通濾波器。這種結構設計過于復雜，同時還加大了后續(xù)信號處理的運算速度，對實時處理極為不利。而數(shù)字濾波器組的低通型實現(xiàn)方法則是先將每個通道乘以一變換因子，就相當于將實際信號搬移到零中頻，然后再通過LPF得到該頻率信號。該方法可對帶通信號的頻段進行信道化分離，但是帶來的新問題是當LPF用FIR濾波器實現(xiàn)M個濾波運算時，將占用較大的硬件資源，而且系統(tǒng)工作效率較低。目前，該結構已被高效DFT多相濾波器組結構所代替。
圖2所示是一種具有普遍性的基于DFT多相濾波器組的信道化高效結構，從圖2中可以看出，在濾波之前，先對數(shù)據進行D倍抽取可降低濾波過程的運算量，gn（m）是低通原型濾波器hLP（n）的多相分量，其階數(shù)可減小到原來的1/D,因而DFT可以用FFT實現(xiàn)。事實上，在此結構中，系統(tǒng)的復雜度和數(shù)據速率大大降低，實時處理能力得到了提高。
2 濾波器的設計及仿真
低通型濾波器結構中的每個通道都是由原型低通濾波器乘以旋轉因子形成的。根據要求，圖3所示是由256階原型低通濾波器形成的濾波器組及其信號輸出仿真波形。該信號的有效帶寬為300MHz,共分為32通道，每通道帶寬為9.375MHz.如給此濾波器組送入頻率？=28.1MHz的單頻信號，那么，通過理論計算可知，信號應在第3號通道有輸出。圖3 （b）所示就是第2、3、4通道的輸出仿真結果，可以看出，僅第3個通道有比較強的信號輸出，這與理論上的計算結果是一致的。
3 實現(xiàn)方案
本設計選用的FPGA芯片是Xilinx公司的Virtex-4SX55,該芯片時鐘資源豐富，算術運算單元和專用存儲模塊以及可配置邏輯的使用都很靈活，非常適合當前信號處理系統(tǒng)的功能實現(xiàn)。因此，根據圖2所示的結構，就可以得到一種基于DFT多相濾波器組的信道化解決方案，其具體實現(xiàn)結構如圖4所示。
圖4所示結構由延時器、系數(shù)存儲器、乘加器和FFT組成。其中延遲器可實現(xiàn)對輸入數(shù)據32個周期的延時，存儲器用于存儲濾波器系數(shù)。下面對該結構中幾個主要組成模塊的實現(xiàn)及仿真結果進行介紹。
3.1 延時器的實現(xiàn)
本延時器采用FPGA提供的專用存取模塊FIFO來實現(xiàn)32周期延時，其架構體系如圖5所示。圖中，每個延遲單元即是一個FIFO模塊，F(xiàn)IFO的數(shù)據輸出特點為先入先出。在本設計中，第一級延遲器的輸出數(shù)據將作為下一個延遲器的輸入數(shù)據，就相當于第一級FIFO的數(shù)據按先進先出的順序依次向第二級FIFO壓入，相鄰兩級的將滿標志與讀使能信號進行握手協(xié)議，從而實現(xiàn)數(shù)據的延遲輸出。這樣，設計8個同樣結構的FIFO并進行串行級聯(lián)，即可滿足該結構的設計要求。
3.2 系數(shù)存儲模塊
對于256階原型低通濾波器，可以將h（0），h（1），…，h（255）這256個系數(shù)分成八組，每組32個，分別存儲到八個存儲器當中，存儲器0存儲的系數(shù)為：h（0），h（1），…，h（31）；存儲器1存儲的系數(shù)為：h（32），h（33），…，h（63）；以此類推。存儲器可使用邏輯（LUT）實現(xiàn)，也可使用專用存儲模塊Block RAM來實現(xiàn)。FIFO中的目標數(shù)據和存儲器中系數(shù)做乘法運算時，兩者的對應關系如圖6所示（以7號存儲器為例）。
當8個數(shù)據存儲器的最后一個單元數(shù)據被讀出時，8個系數(shù)存儲器的0號地址單元的系數(shù)也將同時被讀出，然后分別作乘累加，最后作為y（0）輸出。同理，當8個數(shù)據存儲器的第二個數(shù)據被讀出時，8個系數(shù)存儲器的1號地址單元的系數(shù)也同時被讀出，然后分別作乘累加，最后的結果作為y（1）輸出，以此類推，得出全部y（2）~y（31）的輸出。最后將y（0）~y（31）作為FFT的輸入數(shù)據進行32點FFT運算。
3.3 FFT的實現(xiàn)
設計中的FFT變換可通過調用Xilinx的IP核來實現(xiàn)。FFT采用流水型結構，該結構能夠對連續(xù)數(shù)據流進行處理，只是結果上有若干周期的延遲。FFT核的輸入輸出的引腳關系如圖7所示。
3.4 仿真結果
FPGA的設計軟件可采用ALDEC公司的Active_HDL8.2,并可用Testbench文件對所設計模塊進行仿真。Testbench文件讀取時，可由Matlab產生的信號數(shù)據作為FPGA仿真的激勵信號，信號形式采用28.1MHz的單頻信號：
將信號數(shù)據送入圖4所構建的系統(tǒng)后，即可在ALDEC下得到圖8所示的仿真波形。
由圖8可以看到，該仿真結果在第3號通道上有信號輸出，這與圖3中用Matlab仿真的結果一致，從而驗證該模塊設計的正確性。
4 結束語
本文針對多信道頻率檢測技術進行了研究，并在傳統(tǒng)檢測方法的基礎上，結合FPGA的特點，構建了一種基于DFT多相濾波器組信道化的高效結構。該結構可解決頻率截獲概率與頻率分辨力的矛盾，同時也為實現(xiàn)全概率頻率捕獲提供一種參考方案。經過仿真及測試驗證，該方案能滿足檢測指標要求，從而為多信道頻率檢測技術提供一種設計參考。
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