基于FPGA的多功能數(shù)字鐘設(shè)計(jì)

摘要：文中簡(jiǎn)要介紹了一種基于FPGA的多功能數(shù)字鐘設(shè)計(jì)方案。在實(shí)現(xiàn)數(shù)字鐘計(jì)時(shí)、校時(shí)和整點(diǎn)報(bào)時(shí)等基本功能的基礎(chǔ)上增加世界時(shí)鐘功能，能夠?qū)⒈本r(shí)間快速轉(zhuǎn)換為格林威治標(biāo)準(zhǔn)時(shí)。該方案采用VHDL和原理圖相結(jié)合的設(shè)計(jì)輸入方式，在QuartusⅡ開(kāi)發(fā)環(huán)境下完成設(shè)計(jì)、編譯和仿真，并在FPGA硬件開(kāi)發(fā)板上進(jìn)行測(cè)試，實(shí)驗(yàn)證明該設(shè)計(jì)方案切實(shí)可行，對(duì)FPGA的應(yīng)用和數(shù)字鐘的設(shè)計(jì)具有一定參考價(jià)值。
關(guān)鍵詞：FPGA；VHDL；數(shù)字鐘；世界時(shí)鐘；QuartusⅡ

    現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Arrays，F(xiàn)PGA)是一種可編程使用的信號(hào)處理器件。通過(guò)改變配置信息，用戶可對(duì)其功能進(jìn)行定義，以滿足設(shè)計(jì)需求。通過(guò)開(kāi)發(fā)，F(xiàn)PGA能夠?qū)崿F(xiàn)任何數(shù)字器件的功能。與傳統(tǒng)數(shù)字電路相比，F(xiàn)PGA具有可編程、高集成度、高可靠性和高速等優(yōu)點(diǎn)。

1 數(shù)字鐘總體設(shè)計(jì)
    本文以FPGA平臺(tái)為基礎(chǔ)，在QuartusⅡ開(kāi)發(fā)環(huán)境下設(shè)計(jì)開(kāi)發(fā)多功能數(shù)字鐘。數(shù)字鐘實(shí)現(xiàn)的功能如下：
     1)計(jì)時(shí)功能：進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)，并由6只8段數(shù)碼管分別顯示時(shí)、分、秒時(shí)間。
    2)校時(shí)功能：當(dāng)時(shí)校時(shí)按鍵按下時(shí)，計(jì)時(shí)器時(shí)位迅速增加，并按24小時(shí)循環(huán)；當(dāng)分校時(shí)按鍵按下時(shí)，計(jì)時(shí)器分位迅速增加，并按60分循環(huán)。
    3)整點(diǎn)報(bào)時(shí)功能：當(dāng)計(jì)時(shí)到達(dá)59分53秒時(shí)開(kāi)始報(bào)時(shí)，在59分53秒、55秒、57秒蜂鳴聲頻率為512 Hz；到達(dá)59分59秒為最后一聲報(bào)時(shí)，蜂鳴聲頻率為1 kHz。
    4)世界時(shí)鐘功能：默認(rèn)當(dāng)前顯示時(shí)間為北京時(shí)間(GMT+8)，當(dāng)按下世界時(shí)按鍵時(shí)，顯示時(shí)間將轉(zhuǎn)換為格林威治標(biāo)準(zhǔn)時(shí)(GMT)。數(shù)字鐘電路的模塊框圖，如圖1所示。

2 功能模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    系統(tǒng)主要由6大模塊組成，即分頻模塊、計(jì)時(shí)模塊、校時(shí)模塊、譯碼顯示模塊、整點(diǎn)報(bào)時(shí)模塊和世界時(shí)鐘模塊。
2．1 分頻模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    本設(shè)計(jì)選用的FPGA開(kāi)發(fā)板板載20 MHz有源晶振，為了得到占空比50％的1 Hz時(shí)基脈沖及2 kHz方波信號(hào)(用于驅(qū)動(dòng)譯碼顯示模塊以及為整點(diǎn)報(bào)時(shí)模塊提供不同頻率的信號(hào)以產(chǎn)生不同音調(diào)的聲音)，需要對(duì)板載時(shí)鐘信號(hào)進(jìn)行分頻。分頻模塊采用VHDL語(yǔ)言實(shí)現(xiàn)，對(duì)20 MHz時(shí)鐘信號(hào)分別進(jìn)行兩千萬(wàn)和一萬(wàn)分頻。具體實(shí)現(xiàn)代碼如下：
   
2．2 計(jì)時(shí)模塊和校時(shí)模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    計(jì)時(shí)模塊由60進(jìn)制秒計(jì)數(shù)器、60進(jìn)制分計(jì)數(shù)器和24進(jìn)制時(shí)計(jì)數(shù)器級(jí)聯(lián)構(gòu)成，采用同步時(shí)序電路實(shí)現(xiàn)。當(dāng)計(jì)數(shù)器處于正常計(jì)數(shù)狀態(tài)時(shí)，3個(gè)計(jì)數(shù)器的時(shí)鐘信號(hào)均為1Hz時(shí)基脈沖，秒計(jì)數(shù)器對(duì)1 Hz的時(shí)基脈沖進(jìn)行計(jì)數(shù)，其進(jìn)位輸出信號(hào)cos_in作為分計(jì)數(shù)器的使能信號(hào)，而分計(jì)數(shù)器的進(jìn)位輸出信號(hào)com_in又作為時(shí)計(jì)數(shù)器的使能信號(hào)。在計(jì)時(shí)模塊的基礎(chǔ)上，數(shù)字鐘通過(guò)增加兩個(gè)按鍵分別實(shí)現(xiàn)對(duì)小時(shí)和分鐘的調(diào)整。這兩個(gè)按鍵能夠產(chǎn)生時(shí)計(jì)數(shù)器和分計(jì)數(shù)器的另一路使能信號(hào)，即按下時(shí)校時(shí)按鍵時(shí)，時(shí)計(jì)數(shù)器使能信號(hào)持續(xù)有效，由于采用同步時(shí)序電路，時(shí)計(jì)數(shù)器能夠持續(xù)增加，達(dá)到調(diào)整時(shí)間的目的。按下分校時(shí)按鍵時(shí)原理相同。此外，校時(shí)模塊還對(duì)校時(shí)按鍵進(jìn)行防抖動(dòng)處理，提高系統(tǒng)的可靠性和抗干擾能力。
2．3 譯碼顯示模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    譯碼顯示模塊采用原理圖方式實(shí)現(xiàn)。本設(shè)計(jì)選用的FPGA開(kāi)發(fā)板設(shè)有6位8段共陽(yáng)極數(shù)碼管，并采用動(dòng)態(tài)顯示方式。計(jì)時(shí)模塊輸出秒低位、秒高位、分低位、分高位、時(shí)低位、時(shí)高位共6x4路信號(hào)，經(jīng)由74151數(shù)據(jù)選擇器選擇1×4路信號(hào)，該信號(hào)通過(guò)74248顯示譯碼器得到驅(qū)動(dòng)8段數(shù)碼管的1組段選信號(hào)(段碼)。同時(shí)，2 kHz方波信號(hào)經(jīng)由74160分頻得到3路信號(hào)，驅(qū)動(dòng)74151及74138 3：8譯碼器產(chǎn)生位選信號(hào)(位碼)。
2．4 整點(diǎn)報(bào)時(shí)模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    整點(diǎn)報(bào)時(shí)模塊根據(jù)秒計(jì)數(shù)器、分計(jì)數(shù)器輸出的數(shù)值決定是否報(bào)時(shí)，當(dāng)時(shí)間為59分53秒、55秒、57秒時(shí)，報(bào)時(shí)頻率為512Hz；當(dāng)時(shí)間為59分59秒時(shí)，報(bào)時(shí)頻率為1 kHz。不同頻率的信號(hào)通過(guò)蜂鳴器產(chǎn)生不同音調(diào)的蜂鳴聲。報(bào)時(shí)模塊使能時(shí)，計(jì)時(shí)模塊輸出信號(hào)如表1所示。

2．5 世界時(shí)鐘模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
    本設(shè)計(jì)中加入了世界時(shí)鐘模塊，能夠?qū)⒈本r(shí)間快速轉(zhuǎn)換為格林威治標(biāo)準(zhǔn)時(shí)。北京位于東八區(qū)，格林威治位于本初子午線附近，北京時(shí)間比格林威治標(biāo)準(zhǔn)時(shí)快8小時(shí)，要完成時(shí)間轉(zhuǎn)換，需要將北京時(shí)間減去8小時(shí)，在24進(jìn)制中相當(dāng)于加16小時(shí)?；诖嗽O(shè)計(jì)加法和比較電路。在時(shí)計(jì)數(shù)器輸出信號(hào)的基礎(chǔ)上，利用74283四位全加器將時(shí)低位加6(01102)，時(shí)高位加1(0001 2)。由于74283四位全加器為16進(jìn)制，而時(shí)較器判斷計(jì)算結(jié)果是否大于9，若結(jié)果大于9，則需要在此基礎(chǔ)上繼續(xù)加6，將結(jié)果修正為十進(jìn)制，過(guò)程中產(chǎn)生的進(jìn)位信號(hào)作為時(shí)高位的CIN信號(hào)；若結(jié)果小于9，則可直接輸出。第一級(jí)加法和比較電路如圖2所示。完成時(shí)低位加6，時(shí)高位加1的變換后，需要判斷變換后的時(shí)間是否大于24。若大于24，則需要減24；若小于24，則可直接輸出。世界時(shí)間轉(zhuǎn)換流程圖如圖3所示。

3 結(jié)束語(yǔ)
    在QuartusⅡ開(kāi)發(fā)環(huán)境中完成上述各模塊的原理圖設(shè)計(jì)和程序編寫(xiě)，并對(duì)設(shè)計(jì)好的電路進(jìn)行編譯、仿真，得到的仿真波形符合設(shè)計(jì)要求。根據(jù)所采用的硬件平臺(tái)，在頂層電路中進(jìn)行管腳分配、再編譯。然后將編譯好的目標(biāo)文件下載到FPGA開(kāi)發(fā)板中進(jìn)行驗(yàn)證和調(diào)試。測(cè)試結(jié)果，數(shù)碼管能夠正確顯示計(jì)時(shí)時(shí)間，能夠通過(guò)按鍵調(diào)整時(shí)間，整點(diǎn)報(bào)時(shí)和世界時(shí)鐘均能夠正常工作，實(shí)驗(yàn)結(jié)果符合設(shè)計(jì)要求。