簡(jiǎn)易通用型PCI接口的VHDL-CPLD設(shè)計(jì)

用CPLD設(shè)計(jì)所構(gòu)成的CPI接口系統(tǒng)具有簡(jiǎn)潔、可靠等優(yōu)點(diǎn)，是一種行之有效的設(shè)計(jì)途徑。很多技術(shù)雜志和網(wǎng)站上，都有不少用CPLD設(shè)計(jì)PCI常規(guī)傳輸系統(tǒng)的文章。但用這些方法在MzxPlusII、Fundition等環(huán)境下進(jìn)行模擬仿真時(shí)，其產(chǎn)生的時(shí)序往往與PCI規(guī)范有很大出入。雖然 Altera 等公司推出PCI核可以直接使用，但這樣的內(nèi)核占用CPLD資源較多，且能適配的器件種類少，同時(shí)價(jià)格也高，在實(shí)際設(shè)計(jì)應(yīng)用中有很大的局限性。因此，使用通用型CPLD器件設(shè)計(jì)簡(jiǎn)易型PCI接口有很大的現(xiàn)實(shí)意義。在Compact接口的CPLD設(shè)計(jì)中，筆者根據(jù)PCI總線傳輸時(shí)序來進(jìn)行狀態(tài)機(jī)構(gòu)造，并使用 VHDL語言進(jìn)行功能模擬和定時(shí)分析，從而達(dá)到了預(yù)期目的。用該方法設(shè)計(jì)的CPLD-PCI接口既可支持PCI常規(guī)傳輸，也可支持PCI猝發(fā)傳輸，而且在系統(tǒng)編程和下載器件方面，效果也都很好。

1 典型的CPLD-PCI接口模型簡(jiǎn)介

用CPLD作PCI接口所構(gòu)成的系統(tǒng)模型如圖1所示。這里，CPLD/FPGA用于完成PCI主/從傳輸時(shí)序的邏輯構(gòu)成與變換，并對(duì)雙口RAM 進(jìn)行適當(dāng)操作。在整個(gè)系統(tǒng)的設(shè)計(jì)中，CPLD常常使用PCI總線的33MHz時(shí)鐘，雙口RAM常常選用高速器件來簡(jiǎn)化PCI傳輸?shù)倪壿嬙O(shè)計(jì)。

2 PCI總線傳輸時(shí)序分析

PCI總線傳輸至少需要40多條信號(hào)線，包括數(shù)據(jù)/地址線、接口控制線、仲裁、總線命令及系統(tǒng)線等。每次數(shù)據(jù)傳輸均由一個(gè)地址脈沖和一個(gè)或幾個(gè)數(shù)據(jù)脈沖組成。一次傳輸一個(gè)地址和一個(gè)數(shù)據(jù)的稱為常規(guī)傳輸;一次傳輸一個(gè)地址和一批數(shù)據(jù)的稱為猝發(fā)傳輸。常用的控制信號(hào)有：幀同步信號(hào)FRAME、主設(shè)備準(zhǔn)備好信號(hào) IRDY、從設(shè)備準(zhǔn)備好信號(hào)TRDY、從設(shè)備選通信號(hào)DEVSEL、命令/字節(jié)信號(hào)C/BE等。圖2 和圖3分別給出了PCI單數(shù)據(jù)段和猝發(fā)操作時(shí)的讀寫時(shí)序。

分析PCI總線的傳輸時(shí)序，可以看出，PCI總線傳輸有以下幾個(gè)顯著特點(diǎn)：

(1)每次數(shù)據(jù)傳輸時(shí)首先傳出地址和命令字，從設(shè)備一般可從地址中確定是不是對(duì)本機(jī)的訪問，并確定訪問的首地址;而從設(shè)備則從命令字中識(shí)別該訪問是讀操作還是寫操作;

(2)讀寫訪問只有在信號(hào)IRDY、TRDY、DEVSEL都為低狀態(tài)時(shí)才能進(jìn)行;

(3)猝發(fā)傳輸通常需要通過邏輯來實(shí)現(xiàn)地址的自動(dòng)遞加;

(4)主從設(shè)備中任一方?jīng)]有準(zhǔn)備好，操作中都需要能夠引起等待狀態(tài)插入的活動(dòng);

(5)系統(tǒng)通常在幀同步信號(hào)FRAME的下降沿誘發(fā)數(shù)據(jù)傳輸，而在上升沿指明只有一個(gè)數(shù)據(jù)或只剩下一個(gè)數(shù)據(jù);

(6)讀操作比寫操作多一個(gè)中間準(zhǔn)備過程。

3 基于CPLD的狀態(tài)機(jī)設(shè)計(jì)

3.1 狀態(tài)機(jī)的構(gòu)造

根據(jù)對(duì)上述時(shí)序圖的分析，完成一個(gè)簡(jiǎn)易PCI總線傳輸需要設(shè)計(jì)六個(gè)狀態(tài)：S0～S5，其中狀態(tài)S0標(biāo)識(shí)PCI總線空閑時(shí)期;狀態(tài)S1標(biāo)識(shí)地址與總線命令識(shí)別階段;狀態(tài)S2標(biāo)識(shí)讀操作入口的準(zhǔn)備階段;狀態(tài)S3標(biāo)識(shí)讀/寫訪問周期;狀態(tài)S4標(biāo)識(shí)最后一個(gè)數(shù)據(jù)傳輸階段;狀態(tài)S5標(biāo)識(shí)操作中的等待時(shí)期。

3.2 狀態(tài)功能的確定

各狀態(tài)所應(yīng)執(zhí)行的功能如下：

狀態(tài)S0～S2用于對(duì)PCI總線置高信號(hào)TRDY和DEVSEL;對(duì)雙口RAM則置高片選信號(hào)CS，以使讀/寫信號(hào)處于讀狀態(tài)，此時(shí)地址呈現(xiàn)三態(tài)。此外，在S1態(tài)還應(yīng)依據(jù)地址信號(hào)來確定是不是對(duì)本機(jī)的選擇，并識(shí)別是不是讀或?qū)懖僮鳌?/p>

狀態(tài)S3～S4用于對(duì)PCI總線置低信號(hào)TRDY和DEVSEL;對(duì)雙口RAM則產(chǎn)生片選信號(hào)CS、讀或?qū)懶盘?hào)，同時(shí)確定適當(dāng)?shù)淖x寫訪問地址。

狀態(tài)S5用于對(duì)PCI總線置低信號(hào)TRDY和DEVSEL;并且對(duì)雙口RAM置高片選信號(hào)CS，以使讀/寫信號(hào)處于讀狀態(tài)，此時(shí)地址呈現(xiàn)三態(tài)。

3.3 狀態(tài)變化的確定

根據(jù)對(duì)PCI總線傳輸時(shí)序的分析，影響各個(gè)狀態(tài)相互轉(zhuǎn)化的因素是：幀同步信號(hào)FRAME、主設(shè)備準(zhǔn)備好信號(hào)IRDY、從設(shè)備選擇信號(hào)CS- MAP、讀識(shí)別信號(hào)READ以及寫識(shí)別信號(hào)WRITE。這里，可用CS-MAP、READ、WRITE來標(biāo)識(shí)狀態(tài)S1產(chǎn)生的中間識(shí)別信號(hào)。

要注意，在狀態(tài)S1時(shí)要寄存收到的首地址，而在狀態(tài)S3變化時(shí)要適時(shí)進(jìn)行地址遞增。

還要注意狀態(tài)機(jī)設(shè)計(jì)時(shí)產(chǎn)生的容錯(cuò)問題，以便在非設(shè)計(jì)狀態(tài)下能夠無條件回到空閑態(tài)S0。

由于采用的是高速雙口RAM，并且規(guī)劃分開了RAM兩側(cè)的寫操作區(qū)域，因此可以認(rèn)為：RAM是可以任意訪問的。

3.4 狀態(tài)圖的規(guī)劃

綜上所述便可得出如圖4所示的設(shè)計(jì)規(guī)劃圖。

4 VHDL語言的描述

設(shè)計(jì)時(shí)，使用三個(gè)進(jìn)程和幾個(gè)并行語句可實(shí)現(xiàn)整個(gè)CPLD的功能：一個(gè)進(jìn)程用于完成從設(shè)備及其讀寫操作的識(shí)別;一個(gè)進(jìn)程用于完成操作地址的獲取與地址的遞增;第三個(gè)進(jìn)程完成狀 態(tài)機(jī)的變化。用幾個(gè)并行語句完成操作信號(hào)的產(chǎn)生時(shí)，需要注意，各狀態(tài)所完成的功能要用并行語句實(shí)現(xiàn)，不能再用進(jìn)程，否則就會(huì)引起邏輯綜合的麻煩，有時(shí)甚至根本不能綜合。整 個(gè)程序如下：

LIBRARY ieee;

USE ieee.std_logIC_1164.All;

USE ieee.std_logic_unsigned.ALL;

ENTTTY cPCI IS

PORT(clk,rst,frame,irdy:IN STD_LOGIC;

ad_high : IN STD_LOGIC_VECTOR(31 downto 24);

ad_low : IN STD_LOGIC_VECTOR(12 downto 0);

c_be : IN STD_LOGIC_VECTOR(3 downto 0);

trdy,devsel:OUT STD_LOGIC;

cs, r_w :OUT STD-LOGIC;

addr: OUT STD_LOGIC_VECTOR(12 downto 0);

END cpci;

ARCHITECTURE behave OF cPCI IS

SIGNAL addr_map : STD_LOGIC_VECTOR(12 downto 0);

SIGNAL read,write,cs-map:STD_LOGIC;

TYPE state_type IS(s0,s1,s2,s3,s4,s5);

SIGNAL state: state_type;

BEGIN

Identify: PROCESS(clk)- -讀、寫、從設(shè)備的識(shí)別

BEGIN

IF rising_edge(clk)THEN

IF c_be=X"6"AND ad_high=X"50"AND state="s1"

HTEN read <= i0 i; - -讀

write <= i1 i;

cs_map <= i0 i;

ELSIF c_be=X"7"AND ad_high= X"50"

AND state="s1" THEN

read <= i1 i; - -寫

write <= i0 i;

cs_map <= i0 i;

ELSIF state="s0" THEN

read <= i1 i;

write <= i1 i;

cs_map <= i1 i;

END IF;

END IF;

END PROCESS;

Addr_count:PROCESS (clk) - -操作地址的獲取與地址的遞增

BEGIN

IF falling_edge(clk)THEN

IF state="s1" THEN addr_map< =ad-low;

ELSIF state="s3" THEN addr_map< =addr-map+1;

END IF;

END IF;

END PROCESS;

- - 操作信號(hào)的產(chǎn)生

addr <= addr-map WHEN state="s3" or state="s4"

ELSE "ZZZZZZZZZZZZZ"

trdy <= i0 i WHEN state="s3" or state="s4" or state="s5"

ELSE i1 i;

devsel <= i0 iWHEN state="s3" or state="s4" or state="s5"

ELSE i1 i;

cs <= i0 iWHEN state="s3" or state="s4" ELSE i1 i;

r-w <=NOT clk WHEN write= i0 iAND (state=s3 or state="s4")ELSE i1 i;

state-change:PROCESS(clk,rst) - - 狀態(tài)機(jī)的變化

BEGIN

IF rst= i0 iTHEN state <= s0;

ELSIF falling-edge(clk)THEN

CASE state IS

WHEN s0 = >

IF frame= i1 iAND irdy= i1 iTHEN state <= s0;

ELSIF frame= i0 i AND irdy= i1 i THEN state <= s1;

END IF;

WHEN s1 = >

IF cs_map= i1 iOR (read= i1 iAND write = i1 i)

THEN state <= s0;

ELSIF irdy= i1 iAND read= i0 i THEN state <=s2;

ELSIF frame= i0 iAND irdy= i0 iAND write= i0 i

THEN state <= s3;

ELSIF frame= i1 iAND irdy= i0 iAND write= i0 i

THEN state <= s4;

END IF;

WHEN s2 = >

IF frame= i1 iAND irdy= i1 iTHEN state <= s0;

ELSIF frame= i0 iAND irdy= i0 iAND read= i0 i

THEN state <= s3;

ELSIF frame= i1 iAND irdy= i0 iAND read= i0 i

THEN state <= s4;

END IF;

WHEN s3 = >

IF frame= i1 iAND irdy= i1 iTHEN state <= s0;

ELSIF frame= i0 i AND irdy= i1 i THEN state <= s5;

ELSIF frame= i1 iAND irdy= i0 i THEN state <=s4;

ELSIF frame= i0 i AND irdy= i1 i THEN state <= s3;

END IF;

WHEN s4 = >

ELSIF frame= i1 iAND irdy= i0 iTHEN state <= s4;

END IF;

WHEN s5 = >

IF frame= i1 iAND irdy= i1 iTHEN state <= s0;

ELSIF frame= i0 i AND irdy= i0 iTHEN state <= s3;

ELSIF frame= i1 iAND irdy= i0 i THEN state <=s4;

ELSE state <= s5;

END IF;

WHEN OTHERS = >state <= s0;

END CASE;

END IF;

END PROCESS state_change;

END behave。

5 MaxPlusII的驗(yàn)證

設(shè)計(jì)CPLD時(shí)，可使用MaxPlusII軟件來進(jìn)行邏輯綜合、功能模擬與定時(shí)分析。本例選用 Altera 的Max7000系列在系統(tǒng)可編程器件EPM7064SLC84-5。圖5所示是其讀寫訪問的仿真波形圖。