SoC內(nèi)ADC子系統(tǒng)集成驗證挑戰(zhàn)

現(xiàn)實世界的本質(zhì)就是模擬。我們需要從周圍世界采集的任何信息始終是一個模擬值。但要在微處理器內(nèi)處理模擬數(shù)據(jù)需要先將這些數(shù)據(jù)轉(zhuǎn)換為數(shù)字形式。因此，SoC中使用多種不同的ADC(模數(shù)轉(zhuǎn)換器)。根據(jù)幾個參數(shù)(即吞吐量、噪聲抗擾度及設(shè)計復(fù)雜性)選擇相應(yīng)類型的ADC。

SoC設(shè)計人員不需要了解集成到SoC中的任何IP的復(fù)雜深層設(shè)計。因此，如果將ADC視為一個黑盒，即使從SoC設(shè)計人員的角度來看，在SoC層面仍有許多因素會決定ADC的性能質(zhì)量。我們必須格外注意這些因素。

將模擬信號轉(zhuǎn)換成數(shù)字數(shù)據(jù)需要在時間以及幅度上進行離散化。時間離散在采樣相位上進行，而幅度離散在量化相位進行。采樣通過采樣保持電路完成。采樣保持電路有一個開關(guān)、一個阻抗路徑以及一個電容，當(dāng)開關(guān)關(guān)閉時在該電容上對電壓進行采樣。量化簡言之是指在一定范圍內(nèi)(由ADC的參考電壓控制)將采樣值縮放為數(shù)字值。采樣和量化相位如圖1所示。

圖1：通用模數(shù)轉(zhuǎn)換流程

即使在簡單的ADC黑盒示意圖中，我們也需要了解其在SoC中的集成知識：

● ADC有多個輸入信道，只有一個數(shù)字輸出。

● 信道之間存在復(fù)用，這樣，在任何時候ADC都能轉(zhuǎn)換來自于一個信道的數(shù)據(jù)。

● 采樣通過一個時鐘進行。

● 任何ADC在其量化相位都使用一個基準。

鑒于以上因素，我們便會明白，即使在同一個、甚至非常簡單的ADC外部視圖中也會有許多設(shè)計難點，同時還有許多常見問題。我們將在以下章節(jié)中逐一討論。圖2展示了將ADC集成到SoC的一般情況。

圖2：ADC到SoC的一般集成

模擬輸入信道

在轉(zhuǎn)換的第一個相位，也就是采樣相位，輸入信道的模擬輸入是最重要的。采樣電容是ADC設(shè)計的組成部分，但是采樣遇到的電阻與SoC集成有較大的關(guān)聯(lián)。需要核實一些常見的整合細節(jié)。

模擬輸入路徑的電阻決定采樣所需的時間(如果C相同，采樣時間將隨著R的增加而增加，采樣時間等于電容器的充電時間)。采樣相位通過一個開關(guān)控制。在ADC IP設(shè)計的一個可編程寄存器指定的時段內(nèi)，該開關(guān)保持關(guān)閉。

也就是說，任何模擬值存儲到采樣電容器的時間由使用可編程寄存器的ADC設(shè)計決定。我們稱該時間為Tswitch。同時，模擬輸入需要一定的時間給采樣電容器充電，這等于電容器通過阻抗路徑的采樣時間(RC)。我們將這段時間稱為Tsampling。對于被采樣的模擬值：

Tsampling

Tswitch在ADC IP內(nèi)編程，而Tsampling只由集成決定。因此，作為SoC設(shè)計人員，我們需要確保實現(xiàn)Tsampling最小化。一種方法是使該路徑的電阻保持最小。這種情況請參見圖3。

圖3：為采樣電容器提供的充電時間不足的后果

圖字：模擬I/P;C(采樣電容器);電容器充電

我們在ADC轉(zhuǎn)換過程中經(jīng)常討論SNR劣化。對于ADC來說唯一可以輕松避免的噪聲源是由于開關(guān)關(guān)閉時間不足而引入的誤差，或由于ADC阻抗路徑的采樣時間過高而引入的誤差。基本情況下，Tsampling或Tswitch不符合上述標準。

信道分類

信道可以兩種方式進行分類：第一種方法是根據(jù)信道的ENOB(有效位數(shù))規(guī)格進行分類，即精密和非精密信道，第二種方法是根據(jù)模擬輸入的來源劃分，是來自于SoC外部還是內(nèi)部，即外部信道和內(nèi)部信道。

根據(jù)ENOB規(guī)格

精密信道是指ENOB(以及SNR)較高的信道。需要確保滿足等式1才能符合較高的SNR規(guī)格。大多數(shù)SoC的設(shè)計都通過使精密信道的MUXing深度保持較低水平來實現(xiàn)，因為路徑中的每個MUX都會引入一些R以及一些C。此外，SoC中精密信道數(shù)也有限，因為信道路徑中的MUX的階決定對模擬輸入可見的有效電容(由于電荷共享，其信道的電容器的充電時間會非常高)。

因此MUX的階必須非常小，這意味著SoC中精密信道的數(shù)量也非常少。非精密信道是指SNR規(guī)格不嚴格的信道。精密信道和非精密信道如圖2所示。因此，SoC中的非精密信道通常較多，而ADC精密信道的數(shù)量有限。

信道可以是內(nèi)部或外部信道

ADC的信道可以是外部信道(來自于padring)也可以是內(nèi)部信道(SoC內(nèi)其它IP的輸出)。

內(nèi)部信道

需要知道一個IP輸出到ADC輸入的路徑電阻的精確估算值，才能了解ADC能夠提供的最小采樣時間。如果采樣時間低于該值，那么采樣電容器充電會不足，采樣值也不正確。然后，這個不正確的值將被量化，從而導(dǎo)致SNR劣化。

外部信道

對于外部信道來說最常見的問題是，在兩個不同的ADC中同時轉(zhuǎn)換來自于一個焊盤的相同的模擬數(shù)據(jù)。造成這種情況的原因是，這兩個ADC的采樣電容器之間存在電荷共享。發(fā)生同時采樣時，一個ADC的采樣電容器上的保持采樣電壓會受到另一個ADC采樣相位的干擾。這是因為應(yīng)該為一個電容器充電的模擬電壓遇到兩個需要充電的電容器。由于電荷共享導(dǎo)致采樣電容器采樣的數(shù)值小于輸入，從而導(dǎo)致ADC轉(zhuǎn)換了錯誤的值。

可以保持軟件限制以確保不會同時對共享的信道進行采樣，從而解決這個問題。另一種解決方案是，如果發(fā)生了同時采樣，則為第一個ADC提供較大的采樣時間。這將允許第一個ADC重新設(shè)置它需要轉(zhuǎn)換的電壓，從而減少轉(zhuǎn)換錯誤值的機會。

當(dāng)這些內(nèi)部/外部信道的路徑中存在傳輸門時，會出現(xiàn)一個常見問題。傳輸門的電阻取決于輸入電壓，因此，如果一個動態(tài)信號(該信號的值隨著時間不斷變化)通過該路徑到達ADC進行轉(zhuǎn)換，則會出現(xiàn)SNR劣化。這是因為，隨著傳輸門上模擬輸入的值不斷變化，其電阻也發(fā)生變化，導(dǎo)致采樣時間也發(fā)生了改變。這樣，采樣數(shù)據(jù)不準確的幾率就更大。解決這個問題的方法是，采用一個改良后的傳輸(Tx)門，它在整個輸入范圍內(nèi)均可保持相當(dāng)恒定的導(dǎo)通電阻。傳輸門的導(dǎo)通電阻與采樣電容C間應(yīng)有一個至少為10,000的因子，才能使THD小于80db

圖4：傳輸門的RON與輸入電壓變化

圖字：Ron(傳輸門電阻);I/P電壓對傳輸門的電阻曲線;Vin(傳輸門的輸入電壓)

不同SoC操作模式下的ADC的時鐘源

SoC以不同的模式工作。這些模式以芯片的不同活躍等級(電流消耗)區(qū)分。SoC可能擁有低功耗模式(部分活動模式)以及主運行模式(完全活動模式)。低活動或部分活動模式是指設(shè)備為了降低功耗以較低頻率運行，時鐘源通常是內(nèi)部RC振蕩器。在這些低功耗模式下，PLL通常被禁用。PLL是抖動非常低的時鐘源，而RC振蕩器則是抖動最大的時鐘源。

讓我們了解一下時鐘源的抖動對SNR值的影響。采樣周期和采樣開始與結(jié)束時間以及轉(zhuǎn)換與ADC工作的時鐘源保持同步。為了讓采樣以相同的時間間隔進行，該時鐘的沿本身應(yīng)一致統(tǒng)一。任何有抖動的時鐘都會產(chǎn)生不均勻的時鐘沿，導(dǎo)致采樣不一致。對于某些設(shè)計類型的ADC (SAR)來說，輸入數(shù)據(jù)采樣可能只在采樣周期內(nèi)在一個時鐘沿進行，而對于其它類型(如Σ-Δ[SD] ADC)來說，采樣可能在采樣周期內(nèi)在每個沿進行。因此，由于時鐘抖動，SD ADC更容易出現(xiàn)SNR劣化。

如果時鐘源有抖動，SD ADC可能會產(chǎn)生10-12dB的SNR劣化。但無論什么類型的ADC，時鐘抖動在一定程度上都可能會影響采樣。ADC工作的時鐘源與系統(tǒng)時鐘源一樣，取決于SoC的工作模式。對于RC振蕩器，時鐘的抖動較大，因此SNR劣化較高，而對于PLL，抖動較小，因此SNR劣化也較低。因此，需要平衡時鐘源導(dǎo)致的SoC電流消耗和ADC的轉(zhuǎn)換質(zhì)量。

ADC的工作參考電壓

SoC中的ADC設(shè)計需要既能夠在外部電源的參考電壓下工作，也能夠在內(nèi)部參考電壓下工作。ADC使用的各種參考電壓都有其特定的問題。讓我們逐一討論。

外部參考電壓

如果ADC使用的參考電壓是外部電壓，通常會產(chǎn)生與參考共享有關(guān)的問題。這是SoC的一個久而未解的問題，原因是一個非常簡單的限制，那就是SoC能夠擁有的粘合引腳數(shù)有限。SoC提供的外部引腳和焊盤數(shù)量有限(目的是降低成本)，因此通常的做法是使SoC中的不同ADC共享參考電壓。這就是由于一個ADC進行轉(zhuǎn)換而導(dǎo)致到達另一個ADC的參考電壓不穩(wěn)定的原因(兩個ADC之間的串?dāng)_)。這些串?dāng)_問題沒有在IP層模擬中解決，導(dǎo)致SoC級SNR性能不佳。

避免出現(xiàn)這種問題的一種方法是在設(shè)計時將去耦合電容器放在IP的參考焊盤附近，這會減少參考電壓的不穩(wěn)定性。但這會增加芯片的尺寸，進而增加芯片的成本。因此，設(shè)計人員想出了了一個替代方案，那就是在封裝上減少兩個焊盤之間的公共結(jié)合線路徑，并將引腳電容器放在電路板上。通常，SoC中應(yīng)避免ADC參考焊盤共享。

圖5：ADC的外部參考共享串?dāng)_問題

外部參考

通常來說，內(nèi)部參考電壓是一個帶隙參考電壓，它是SoC內(nèi)產(chǎn)生的絕對參考電壓。應(yīng)確保在ADC開始轉(zhuǎn)換之前，該電壓值已經(jīng)穩(wěn)定下來。如果情況并非如此，那么轉(zhuǎn)換量化相位將出現(xiàn)錯誤。通常對該問題的推薦變通方案是，SoC中的電源管理單元應(yīng)向ADC發(fā)送指示，告知帶隙參考電壓已獲得了穩(wěn)定值，ADC可以開始轉(zhuǎn)換流程。

圖6：ADC開始轉(zhuǎn)換之前應(yīng)獲得內(nèi)部參考穩(wěn)定指示

本文小結(jié)

SNR劣化現(xiàn)已成為ADC設(shè)計人員的專業(yè)術(shù)語。SoC本身存在許多集成問題，導(dǎo)致SNR劣化。本文重點介紹了一些常見問題以及可行的解決方案。設(shè)計人員需要確保集成正確無誤。