當(dāng)前位置:首頁 > 工業(yè)控制 > 電子設(shè)計(jì)自動化
[導(dǎo)讀]前言 在市場需求的驅(qū)動下,為了提高速度、減少功耗、降低成本,半導(dǎo)體工藝遵循著摩爾定律,已經(jīng)跨入深亞微米DSM時代。從180nm、130nm、90nm、65nm,再細(xì)到45nm。32nm、22nm似乎就在不遠(yuǎn)的將來。若再往下縮減,晶體管

前言

在市場需求的驅(qū)動下,為了提高速度、減少功耗、降低成本,半導(dǎo)體工藝遵循著摩爾定律,已經(jīng)跨入深亞微米DSM時代。從180nm、130nm、90nm、65nm,再細(xì)到45nm。32nm、22nm似乎就在不遠(yuǎn)的將來。若再往下縮減,晶體管的尺寸就接近單個原子,而原子無法縮減。為了追求尺寸更小、密度更高的器件而繼續(xù)微縮的代價將非常高昂,已經(jīng)意義不大了。而在另一方面,隨著半導(dǎo)體工藝的升級細(xì)化,ASIC設(shè)計(jì)的路也越走越艱難,越走越窄。Gartner研究中心多年來的市場跟蹤研究結(jié)果表明,ASIC設(shè)計(jì)項(xiàng)目數(shù)量的總體趨勢已經(jīng)無疑被認(rèn)為是向下的。最新技術(shù)的ASIC設(shè)計(jì)費(fèi)用已經(jīng)上升到一個很高點(diǎn),以致許多中小規(guī)模的公司用不起而只能采用FPGA。不過,正在研發(fā)的各種降低ASIC設(shè)計(jì)費(fèi)用的新方法有助于將ASIC的優(yōu)點(diǎn)回歸業(yè)界。 以eASIC為代表的結(jié)構(gòu)化ASIC廠家率先找到了一種做得起ASIC的途徑。eASIC獨(dú)特的過孔層布線定制專利技術(shù)使用戶能夠在短時間內(nèi)開發(fā)出高性能、低成本的ASIC和SoC。本文綜述深亞微米ASIC設(shè)計(jì)趨勢衰退的若干主要原因,分析兩種替代ASIC的器件FPGA和結(jié)構(gòu)化ASIC的長短處,介紹eASIC公司的新一代 45nm結(jié)構(gòu)化ASIC中的技術(shù)。闡明了深亞微米時代eASIC結(jié)構(gòu)化ASIC的路越走越寬。

深亞微米ASIC設(shè)計(jì)趨勢走向衰退

設(shè)計(jì)一款芯片通常需要考慮以下因素:一是產(chǎn)品的性能,包括速度、芯片大小、功耗和可靠性;二是產(chǎn)品成本因素,選擇什么工藝、采用什么技術(shù)來實(shí)現(xiàn),包括生產(chǎn)制造成本、NRE費(fèi)用和研發(fā)成本;第三是市場因素,上市時間,從概念到實(shí)現(xiàn)的整個周期時間。在半導(dǎo)體工藝不斷升級帶來了規(guī)模的擴(kuò)大、速度的提升、芯片價格下降的同時,卻遇到一系列難以逾越的障礙:設(shè)計(jì)流程復(fù)雜、生產(chǎn)良率降低、設(shè)計(jì)周期太長,研發(fā)制造費(fèi)用劇增等等。阻止了摩爾規(guī)律的延續(xù)。

高昂的NRE費(fèi)用、封裝測試費(fèi)用令人望而生畏。90nm芯片的開模費(fèi)至少是80萬美元,65nm芯片的開模費(fèi)高達(dá)200萬美元,而45nm芯片的開模費(fèi)則達(dá)到800萬美元以上。工藝細(xì)化帶來的一個挑戰(zhàn)是芯片設(shè)計(jì)技術(shù)日益復(fù)雜,對EDA設(shè)計(jì)工具的要求也越來越高。面對幾百萬上千萬的門級規(guī)模、幾百兆上千兆赫茲時鐘頻率的高密度設(shè)計(jì),設(shè)計(jì)工程師必須考慮更多的不確定因素,自然更容易產(chǎn)生更多的設(shè)計(jì)反復(fù),導(dǎo)致設(shè)計(jì)周期越來越長。

在傳統(tǒng)的ASIC流程中,設(shè)計(jì)師通常只負(fù)責(zé)描述IC的邏輯功能,定義各種物理實(shí)現(xiàn)的約束條件:如時序、I/O連接、功能分割、時鐘以及信號完整性和功率完整性。晶圓廠負(fù)責(zé)開發(fā)一個實(shí)現(xiàn)以下部分的平臺:單元庫、I/O單元、嵌入式存儲單元、硅片制造、封裝、封裝元件的測試,并將這些經(jīng)過測試的元件提交給設(shè)計(jì)工程師。然而,進(jìn)入DSM之后,硅片的特征結(jié)構(gòu)遠(yuǎn)遠(yuǎn)要小于光刻工藝的激光波長,常規(guī)的設(shè)計(jì)規(guī)則已經(jīng)不能適應(yīng)生產(chǎn)工藝的要求。以往,設(shè)計(jì)師要面對的設(shè)計(jì)問題通常是STA時序收斂、IP驗(yàn)證、IP適用性、DFT可測試設(shè)計(jì)。如今,設(shè)計(jì)工程師在設(shè)計(jì)驗(yàn)證時經(jīng)常發(fā)現(xiàn),串?dāng)_、開關(guān)功耗以及定時收斂等問題更加難以捉摸。信號的完整性、工藝可變性非常棘手。即使?jié)M足了設(shè)計(jì)規(guī)則,設(shè)計(jì)出來的產(chǎn)品往往無法確保能生產(chǎn)出來。造成生產(chǎn)良率上不去的根本原因就在于設(shè)計(jì)的東西往往無法制造。因此,設(shè)計(jì)工程師需要在設(shè)計(jì)的時候考慮對于可制造性的支持。而要做到這點(diǎn),需要與晶圓廠的密切配合,了解制造工藝、制造規(guī)則以及參考參數(shù)。這就是所謂的可制造性設(shè)計(jì)DFM(Design For Manufacturing)。DFM包括參數(shù)良率、系統(tǒng)良率、隨機(jī)良率、可靠性、測試和診斷的六大設(shè)計(jì)。這些設(shè)計(jì)都與晶圓廠的缺陷度、設(shè)計(jì)測試的有效性有著密切的關(guān)系,因而要求設(shè)計(jì)工程師、工藝工程師、設(shè)備工程師與掩模制造工程師通力合作,方能共同完成DFM任務(wù)。DFM要求整個半導(dǎo)體產(chǎn)業(yè)鏈的高度合作。而到目前為止,設(shè)計(jì)界和制造界一直被視作相互獨(dú)立的兩個不同的實(shí)體。大多數(shù)設(shè)計(jì)工程師仍然被隔離在制造工藝的復(fù)雜性之外,僅使用由代工廠提供的“設(shè)計(jì)規(guī)則”和“推薦使用的規(guī)則”來完成設(shè)計(jì)的DRC。

所有這些工具成本、人工成本、時間成本、制造成本的猛增也就意味著設(shè)計(jì)的風(fēng)險猛增。粗略估計(jì),工藝每升一級,芯片的開發(fā)成本至少要翻番,甚至更多。在現(xiàn)階段,設(shè)計(jì)一款45nm的芯片要耗資上億美元。據(jù)報道,目前只有AMD、Altera、IBM、Intel、Freescale、Samsung、Sony、NEC、Matsushita、Renesas、Qualcomm、Toshiba、TI、eASIC等十幾家廠商發(fā)布了40/45 nm產(chǎn)品,未來采用32nm甚至22nm的廠商只會越來越少。

FPGA難以抑制泄漏功耗

在ASIC的替代品中,可編程邏輯器件FPGA堪稱平民與貴族。說它是平民,是因?yàn)椴恍枰谀?,不產(chǎn)生NRE費(fèi)用,入門門檻低,F(xiàn)PGA深受廣大設(shè)計(jì)者的歡迎。由于具有高度的靈活性,相對簡單的EDA工具和設(shè)計(jì)流程,用戶可以方便將FPGA器件編程為自己所需要功能的芯片。因此,F(xiàn)PGA占據(jù)了很多ASIC的領(lǐng)域,特別是在諸如通信、儀器、工業(yè)、軍工、航天等許多具有中小批量、多品種特點(diǎn)的市場,取得了驕人的業(yè)績。說它是貴族,是因?yàn)镕PGA用硅片面積來換取靈活性的,天生不足表現(xiàn)為資源利用率低、價格昂貴。FPGA中80%的硅片面積被用作布線路由,要多繞許多路徑,要過許多用晶體管搭建的開關(guān)。將基于SRAM的查找表LUT邏輯單元組成邏輯電路所需要的邏輯層數(shù)比ASIC多。因此,速度遠(yuǎn)遠(yuǎn)落后ASIC。即使到了65nm,F(xiàn)PGA在性能上也只能相當(dāng)于180nm的ASIC,而成本上與180nm的ASIC芯片并沒有優(yōu)勢。

盡管如此,F(xiàn)PGA在技術(shù)上近20年來發(fā)展迅速,向密度更高、速度更快發(fā)展,向低成本、低價格的片上系統(tǒng)方向發(fā)展,試圖拉近與ASIC的距離。Xilinx 已經(jīng)發(fā)布了65nm Virtex-5和Spartan 3。 Altera也發(fā)布了65nm Stratix III, 最近又發(fā)布了40-nm Stratix IV。為了適應(yīng)多方面應(yīng)用的需求,F(xiàn)PGA也在不斷改良架構(gòu),包括減少邏輯層次,改進(jìn)構(gòu)造塊之間的信號互連等。還嵌入了處理器、乘法器、收發(fā)器等一些標(biāo)準(zhǔn)單元的硬IP Core。

不過,F(xiàn)PGA碰到了一個難以克服的頑疾--堵不住的泄漏電流、壓不低的靜態(tài)功耗。半導(dǎo)體工藝不斷細(xì)化的一個顯著好處是芯片的動態(tài)功耗不斷下降。因?yàn)榭梢圆捎酶偷墓ぷ麟妷?,此外更小的尺寸有助于減小芯片內(nèi)部分布電容。但在另一方面,由于晶體管體積的縮小,包括門極(柵極)泄漏電流以及源-漏泄漏電流在內(nèi)的靜態(tài)泄漏卻在逐漸增加,因此帶來的功耗成了一大頑疾。門極泄漏就是電子穿過阻止其運(yùn)動的絕緣層產(chǎn)生的泄漏電流。而在晶體管處于關(guān)斷狀態(tài)時,仍會有少量電子從源極向漏極流動,這就是源-漏泄漏。早在2004年,Intel發(fā)現(xiàn)因靜態(tài)泄漏導(dǎo)致的功耗已占到芯片總功耗的25%。進(jìn)入65nm之后,隨著管子體積的縮小,標(biāo)準(zhǔn)薄氧化層晶體管的靜態(tài)泄漏急劇增大。為了同時實(shí)現(xiàn)高密度和低漏電流,業(yè)界各方面都在不懈努力研究各種減少泄漏電流的方法。一種稱為三重門極氧化層(triple-oxide)技術(shù)的工藝通過有選擇地增加門極氧化層厚度來減少泄漏電流,同時又不犧牲性能。盡管這三重門極氧化層仍很薄,但這些晶體管的確展現(xiàn)出比標(biāo)準(zhǔn)薄氧化層晶體管更低的漏電流。Intel公司則推出了針對45nm技術(shù)的HK+MG晶體管。所謂HK(High-K)就是采用相對二氧化硅而言具有很高絕緣常數(shù)的材料,它可在晶體管的門極和通道間產(chǎn)生一個強(qiáng)大的場效應(yīng),并呈現(xiàn)出很高的電子絕緣特性。采用金屬門MG (Metal Gate)還能增強(qiáng)門的場效應(yīng)。因此,HK+MG組合有助于顯著減少漏電流,增加門電容和驅(qū)動電流。

雖然技術(shù)上設(shè)法減少了泄漏電流,但是由于FPGA的基本邏輯單元顆粒是基于SRAM的查找表LUT,還需要用大量的開關(guān)晶體管。有同樣功能的FPGA芯片的晶體管數(shù)量遠(yuǎn)遠(yuǎn)多于ASIC芯片,因而功耗會遠(yuǎn)遠(yuǎn)大于ASIC芯片,這樣必定增加了系統(tǒng)的熱負(fù)荷。

還需要指出的一點(diǎn)是,在設(shè)計(jì)流程方面人們往往認(rèn)為ASIC的后端設(shè)計(jì)有著非常長的時間和復(fù)雜度,也容易出問題。事實(shí)上,進(jìn)入DSM階段之后FPGA的后端的復(fù)雜度也并非想象的那么容易。如果同樣的設(shè)計(jì)在ASIC的后端實(shí)現(xiàn)中很困難,那么在FPGA中情況有可能更加惡化。因?yàn)橥瑯庸δ艿倪壿嬰娐酚成湓贔PGA中的邏輯層數(shù)會比映射在ASIC中的邏輯層數(shù)增加很多,導(dǎo)致時序收斂更加困難。

為了克服FPGA的功耗大、價格高的缺點(diǎn),F(xiàn)PGA廠商也都推出了自己的結(jié)構(gòu)化ASIC技術(shù),比如Altera的HardCopy。HardCopy是通過重新映射,把原來的FPGA邏輯用結(jié)構(gòu)化的ASIC方式實(shí)現(xiàn)。這種方案能夠比FPGA明顯地降低芯片的尺寸。但是帶來的后果是時序有變化。這種方案由于需要掩模,從而也有NRE的問題。此外,HardCopy只能針對少數(shù)幾種型號的FPGA,不適用其全系列器件。

eASIC 實(shí)現(xiàn)ASIC價值重歸

為了減少標(biāo)準(zhǔn)單元ASIC設(shè)計(jì)的高昂的前期投入,簡化設(shè)計(jì)流程,規(guī)避市場風(fēng)險,結(jié)構(gòu)化ASIC應(yīng)運(yùn)而生。它們試圖在標(biāo)準(zhǔn)單元ASIC和FPGA之外中找到另外一條定做芯片的途徑。結(jié)構(gòu)化ASIC是半成品,要做成客戶定制的芯片仍然需要掩模,只不過掩模層數(shù)少一些??偟膩碚f,結(jié)構(gòu)化ASIC能夠節(jié)省一半的NRE費(fèi)用和設(shè)計(jì)時間,芯片的性能和功耗接近標(biāo)準(zhǔn)單元ASIC。但芯片價格的約是標(biāo)準(zhǔn)單元的1.5 ~2倍,因?yàn)槠涿芏却蠹s只有標(biāo)準(zhǔn)單元ASIC的50%~75%左右。結(jié)構(gòu)化ASIC的市場定位決定了其在ASIC與FPGA的夾縫中求生?;蛟S是因?yàn)榘雽?dǎo)體工藝升級換代太快了的緣故,大多數(shù)結(jié)構(gòu)化ASIC的優(yōu)勢還沒有來得及完全發(fā)揮出來,就被新工藝淘汰出局。直到在90nm之前,大多數(shù)結(jié)構(gòu)化ASIC在商業(yè)運(yùn)作上都沒有FPGA成功??蛻粢锤矚g便宜的標(biāo)準(zhǔn)單元ASIC,要么更喜歡沒有風(fēng)險的隨時都可重新編程的器件FPGA。除非把做ASIC的NRE降到微不足道,還要讓設(shè)計(jì)工程師避開復(fù)雜的后端設(shè)計(jì)的困擾,否則難以扭轉(zhuǎn)結(jié)構(gòu)化ASIC尷尬的局面。eASIC公司率先做到了這一點(diǎn)。

eASIC在2006年推出90nm的結(jié)構(gòu)化ASIC產(chǎn)品Nextreme。與其他結(jié)構(gòu)化ASIC不同之處在于,只要用單一過孔層就可實(shí)現(xiàn)各種設(shè)計(jì)電路的定制。對所有的設(shè)計(jì)而言,從硅片到每層金屬層都是通用的,唯一不同的是一層過孔Via6。 由于這一過孔層可直接用激光束打造,實(shí)現(xiàn)無掩模定制樣片,處理時間快了10倍。因而無需NRE費(fèi)用,樣片時間縮短到4周。量產(chǎn)時也只要一層過孔掩模,所發(fā)生的費(fèi)用很容易被消化。金屬布線標(biāo)準(zhǔn)化和過孔可編程定制是eASIC在結(jié)構(gòu)化ASIC上的獨(dú)門突破性技術(shù)。在短短1年半時間內(nèi),eASIC 就完成了120多個項(xiàng)目設(shè)計(jì)。令人驚訝的是,在90nm Nextreme ASIC產(chǎn)品快速成功的基礎(chǔ)上,eASIC跳過了65nm直接奔向45nm,2008年8月4日發(fā)布了其45nm產(chǎn)品Nextreme-2,站在了業(yè)界的前列。

在45nm結(jié)構(gòu)化ASIC產(chǎn)品Nextreme-2系列中,eASIC基本保持了第二代產(chǎn)品中的全金屬布線,單一過孔編程定制的體系,只是將這一定制過孔層從第6層調(diào)整到了第4層。但在架構(gòu)上、基本邏輯單元eCell的顆粒結(jié)構(gòu)上和周邊的資源配置上做了重大改進(jìn)。

eASIC改良了查找表(LUT)的結(jié)構(gòu)以進(jìn)一步提供速度、降低功耗。摒棄了原有基于SRAM的查找表LUT結(jié)構(gòu),改用可編程過孔Via接地或者接Vcc來替代SRAM的輸出。此外,還省去了LUT第一級的開關(guān)晶體管,如圖所示。因此省掉了大量的晶體管。大大降低了靜態(tài)泄漏,提高了開關(guān)速度,使效率達(dá)到了最高。在同樣的工藝水平中, 泄漏可以減少12%,速度提高17%,面積減少40%。與前一代90nm產(chǎn)品相比,靜態(tài)泄漏減少了50%,動態(tài)功耗降低70%,延遲縮短了45%。此外,通過過孔編程,切斷芯片內(nèi)部閑置的單元和存儲器的供電,還采取時鐘選通控制睡眠模式、動態(tài)功率管理。Nextreme-2系列采用特許半導(dǎo)體的45nm低功耗工藝生產(chǎn)制造,其邏輯組織架構(gòu)能夠提供高達(dá)700 MHz的性能。與最新工藝的FPGA相比,由于結(jié)合了三重氧化層晶體管、45nm 低功耗工藝和 eASIC 專利的功率管理結(jié)構(gòu), Nextreme-2的功耗可以降低80%以上。

Nextreme-2系列還嵌入了硬IP Core,包含多達(dá)56條 MGIO (多G比特輸入輸出口)。每條IO都能工作在6.5Gbps,總計(jì)提供364Gbps帶寬。在高性能網(wǎng)絡(luò)應(yīng)用中,如交換機(jī)、路由器、流量管理、城域網(wǎng)傳輸設(shè)備和移動回程設(shè)備, 由于具備 MGIO (多G比特輸入輸出口),Nextreme-2 將成為 FPGAs 和 ASICs之外最佳的選擇。Nextreme-2主要特征如下:

規(guī)模多達(dá)2千萬門 ;

真雙口RAM數(shù)量多達(dá) 30Mb;

2.4 TeraMACs 乘法累加器 DSP性能;

多達(dá)56條6.5Gbps收發(fā)器以及 1.25Gbps LVDS;

簡單的設(shè)計(jì)工具和設(shè)計(jì)流程 ;

6周即可出硅片;

沒有最小定貨量要求。

如前所述,對所有的設(shè)計(jì)而言,Nextreme和Nextreme-2從硅片到每層金屬都是通用的,唯一不同的是一層過孔。封裝也是預(yù)先確定好的。從前端設(shè)計(jì)、后端設(shè)計(jì)一直到芯片制造, eASIC的Nextreme和Nextreme-2平臺是在成熟的EDA平臺上采用最嚴(yán)格的設(shè)計(jì)規(guī)則開發(fā)出來的。因此設(shè)計(jì)工程師完全不必?fù)?dān)心后端的問題,諸如可制造性設(shè)計(jì)DFM、可測試性設(shè)計(jì)DFT、光學(xué)鄰近效應(yīng)修正OPC、生產(chǎn)良率控制等都由eASIC負(fù)責(zé)處理。eASIC提供了一個經(jīng)過嚴(yán)格驗(yàn)證和測試的平臺。迄今為止,客戶記錄一直是一次成功。

結(jié)束語

為了市場需求而創(chuàng)新的才有意義。eASIC掃平了深亞微米ASIC設(shè)計(jì)復(fù)雜、費(fèi)用高昂等障礙,降低了ASIC門檻,同時解決了FPGA難以克服的靜態(tài)泄漏和高功耗。以其高性能、低功耗、低費(fèi)用和快速上市時間等特點(diǎn),標(biāo)志著一個ASIC新紀(jì)元的開始。在深亞微米ASIC的競技場上,eASIC已經(jīng)展現(xiàn)出其巨大的潛力,路越走越寬。我們有理由相信,eASIC正在逆轉(zhuǎn)衰退的ASIC設(shè)計(jì)趨勢。



來源:ks990次

本站聲明: 本文章由作者或相關(guān)機(jī)構(gòu)授權(quán)發(fā)布,目的在于傳遞更多信息,并不代表本站贊同其觀點(diǎn),本站亦不保證或承諾內(nèi)容真實(shí)性等。需要轉(zhuǎn)載請聯(lián)系該專欄作者,如若文章內(nèi)容侵犯您的權(quán)益,請及時聯(lián)系本站刪除。
換一批
延伸閱讀

9月2日消息,不造車的華為或?qū)⒋呱龈蟮莫?dú)角獸公司,隨著阿維塔和賽力斯的入局,華為引望愈發(fā)顯得引人矚目。

關(guān)鍵字: 阿維塔 塞力斯 華為

加利福尼亞州圣克拉拉縣2024年8月30日 /美通社/ -- 數(shù)字化轉(zhuǎn)型技術(shù)解決方案公司Trianz今天宣布,該公司與Amazon Web Services (AWS)簽訂了...

關(guān)鍵字: AWS AN BSP 數(shù)字化

倫敦2024年8月29日 /美通社/ -- 英國汽車技術(shù)公司SODA.Auto推出其旗艦產(chǎn)品SODA V,這是全球首款涵蓋汽車工程師從創(chuàng)意到認(rèn)證的所有需求的工具,可用于創(chuàng)建軟件定義汽車。 SODA V工具的開發(fā)耗時1.5...

關(guān)鍵字: 汽車 人工智能 智能驅(qū)動 BSP

北京2024年8月28日 /美通社/ -- 越來越多用戶希望企業(yè)業(yè)務(wù)能7×24不間斷運(yùn)行,同時企業(yè)卻面臨越來越多業(yè)務(wù)中斷的風(fēng)險,如企業(yè)系統(tǒng)復(fù)雜性的增加,頻繁的功能更新和發(fā)布等。如何確保業(yè)務(wù)連續(xù)性,提升韌性,成...

關(guān)鍵字: 亞馬遜 解密 控制平面 BSP

8月30日消息,據(jù)媒體報道,騰訊和網(wǎng)易近期正在縮減他們對日本游戲市場的投資。

關(guān)鍵字: 騰訊 編碼器 CPU

8月28日消息,今天上午,2024中國國際大數(shù)據(jù)產(chǎn)業(yè)博覽會開幕式在貴陽舉行,華為董事、質(zhì)量流程IT總裁陶景文發(fā)表了演講。

關(guān)鍵字: 華為 12nm EDA 半導(dǎo)體

8月28日消息,在2024中國國際大數(shù)據(jù)產(chǎn)業(yè)博覽會上,華為常務(wù)董事、華為云CEO張平安發(fā)表演講稱,數(shù)字世界的話語權(quán)最終是由生態(tài)的繁榮決定的。

關(guān)鍵字: 華為 12nm 手機(jī) 衛(wèi)星通信

要點(diǎn): 有效應(yīng)對環(huán)境變化,經(jīng)營業(yè)績穩(wěn)中有升 落實(shí)提質(zhì)增效舉措,毛利潤率延續(xù)升勢 戰(zhàn)略布局成效顯著,戰(zhàn)新業(yè)務(wù)引領(lǐng)增長 以科技創(chuàng)新為引領(lǐng),提升企業(yè)核心競爭力 堅(jiān)持高質(zhì)量發(fā)展策略,塑強(qiáng)核心競爭優(yōu)勢...

關(guān)鍵字: 通信 BSP 電信運(yùn)營商 數(shù)字經(jīng)濟(jì)

北京2024年8月27日 /美通社/ -- 8月21日,由中央廣播電視總臺與中國電影電視技術(shù)學(xué)會聯(lián)合牽頭組建的NVI技術(shù)創(chuàng)新聯(lián)盟在BIRTV2024超高清全產(chǎn)業(yè)鏈發(fā)展研討會上宣布正式成立。 活動現(xiàn)場 NVI技術(shù)創(chuàng)新聯(lián)...

關(guān)鍵字: VI 傳輸協(xié)議 音頻 BSP

北京2024年8月27日 /美通社/ -- 在8月23日舉辦的2024年長三角生態(tài)綠色一體化發(fā)展示范區(qū)聯(lián)合招商會上,軟通動力信息技術(shù)(集團(tuán))股份有限公司(以下簡稱"軟通動力")與長三角投資(上海)有限...

關(guān)鍵字: BSP 信息技術(shù)
關(guān)閉
關(guān)閉