Xilinx發(fā)布65nm Virtex

Xilinx公司發(fā)布其新的 Virtex-5 系列領(lǐng)域優(yōu)化現(xiàn)場(chǎng)可編程門陣列 (FPGA)，該系列基于業(yè)界最先進(jìn)的 65 納米 (nm) 三極柵氧化層技術(shù)、突破性的新型 ExpressFabric 技術(shù)和經(jīng)過(guò)驗(yàn)證的 ASMBL 架構(gòu)。Xilinx宣布發(fā)運(yùn)首批 Virtex-5 LX 平臺(tái)，更多平臺(tái)將在未來(lái) 18 個(gè)月內(nèi)陸續(xù)托運(yùn)。

關(guān)鍵設(shè)計(jì)團(tuán)隊(duì)在工藝技術(shù)、架構(gòu)和產(chǎn)品開(kāi)發(fā)方法學(xué)方面的創(chuàng)新，使 Virtex-5 FPGA 在性能和密度方面取得前所未有的進(jìn)步--與前一代 90-nm FPGA 相比，速度平均提高 30%，容量增加 65%--同時(shí)動(dòng)態(tài)功耗降低 35%，靜態(tài)功耗保持相同的低水平，使用面積減小 45%。

基于成功的 ASMBL（高級(jí)硅模組塊）架構(gòu)，Virtex-5 系列包括面向高速邏輯、數(shù)字信號(hào)處理 (DSP)、嵌入式處理和串行連接性應(yīng)用四種領(lǐng)域優(yōu)化的平臺(tái)。通過(guò) ASMBL 架構(gòu)方法，Xilinx提供了更大的器件選擇自由，使客戶能夠選擇最適合其特定設(shè)計(jì)的特性和容量組合。就像 Virtex-4 系列一樣，在每種平臺(tái)中客戶可以在各種 Virtex-5 器件選項(xiàng)中進(jìn)行選擇，以獲得與最終產(chǎn)品要求匹配的最佳特性組合。

專家們認(rèn)為，未來(lái)"三網(wǎng)聯(lián)合業(yè)務(wù)"--即語(yǔ)音、視頻和數(shù)據(jù)融合于同一網(wǎng)絡(luò)，將促使對(duì)高性能平臺(tái) FPGA 的需求形成高峰，使他們能夠適應(yīng)不斷演進(jìn)的消費(fèi)需求、變化的行業(yè)標(biāo)準(zhǔn)、上市時(shí)間與成本壓力、以及對(duì)未來(lái)保護(hù)系統(tǒng)的需求。此次Xilinx推出的 Virtex-5 系列，將能夠滿足上述要求。

Virtex-5 LX 器件是Virtex-5系列平臺(tái)中的第一款產(chǎn)品。Virtex?-5 LX的主要?jiǎng)?chuàng)新有：

65-nm ExpressFabric 技術(shù)與硬化 IP 塊提高性能--業(yè)界首個(gè)具有六個(gè)獨(dú)立輸入的查找表 (LUT) 和新型對(duì)角互連結(jié)構(gòu)，減少了邏輯層次，改進(jìn)了構(gòu)造塊之間的信號(hào)互連，使邏輯性能比上一代 Virtex-4 平均提高 30%。此外，65-nm 結(jié)構(gòu)通過(guò)在少 45% 的管芯面積上實(shí)現(xiàn)功能提高了邏輯利用率，并降低了動(dòng)態(tài)功耗。其它增強(qiáng)功能及新的優(yōu)化至550 MHz的硬化 IP 塊包括：具有 ECC 選項(xiàng)的 36 K 位大型雙端口 BRAM/FIFO 塊，用于實(shí)現(xiàn)更高的片上存儲(chǔ)器帶寬；除 DCM/PMCD 之外，帶有 PLL 的時(shí)鐘管理模塊 (Clock Management Tile, CMT)，用于實(shí)現(xiàn)最高質(zhì)量的時(shí)鐘；以及一個(gè)具有增強(qiáng)乘法器的 DSP48E 塊，用于實(shí)現(xiàn)高精度、高性能信號(hào)處理。

第二代 I/O 技術(shù)簡(jiǎn)化接口設(shè)計(jì)--第二代稀疏鋸齒形 (Sparse Chevron) 封裝技術(shù)可以讓設(shè)計(jì)者使用多達(dá) 1,200 個(gè)用戶 I/O，支持 1.25 Gbps 雙數(shù)據(jù)速率和 800 Mbps 單端信號(hào)傳輸，具有最高的信號(hào)完整性，最低的系統(tǒng)噪聲，同時(shí)可以簡(jiǎn)化印刷電路板 (PCB) 布局。第二代 ChipSync 技術(shù)應(yīng)用于每個(gè) I/O，該技術(shù)同樣得到了增強(qiáng)，以改進(jìn)源同步接口中時(shí)鐘/數(shù)據(jù)的動(dòng)態(tài)現(xiàn)場(chǎng)校對(duì)能力。這些 I/O 技術(shù)結(jié)合在一起，確保了 DDR2 和 QDR II 等高帶寬接口的可靠操作。
65-nm 三極柵氧化層技術(shù)、硬化 IP 塊降低功耗--65 nm 工藝下 1.0 V 內(nèi)核和減小的內(nèi)部電容，使 Virtex-5 器件比上一代器件降低 35% 的動(dòng)態(tài)功耗。通過(guò)獨(dú)特的三極柵氧化層技術(shù)平衡性能與功耗，Virtex-5 FPGA 打破了更小工藝幾何尺寸產(chǎn)生更大泄漏電流的行業(yè)發(fā)展趨勢(shì)，保持了與其上一代 90 nm 工藝同樣低的靜態(tài)功耗水平。硬 IP 塊中的 ExpressFabric 與省電模式進(jìn)一步降低了功耗。這些能力將幫助設(shè)計(jì)者滿足其功耗預(yù)算，防止熱失控和降低對(duì)散熱器和風(fēng)扇的需要。

提高的集成度實(shí)現(xiàn)更低系統(tǒng)成本--與上一代 FPGA 相比，Virtex-5 系列提供多 65% 的邏輯單元（330,000 個(gè) LC）和多 25% 的用戶 I/O（1,200 個(gè) I/O）。通過(guò)提供包括寬范圍器件的四種領(lǐng)域優(yōu)化平臺(tái)，客戶將只需支付需要功能的費(fèi)用。配備新的串行外圍接口 (SPI) 和字節(jié)寬度外圍接口 (BPI) 配置模式，以支持低成本商用閃存，進(jìn)一步降低了系統(tǒng)成本。

Xilinx ISE 軟件工具及服務(wù)縮短設(shè)計(jì)周期 --設(shè)計(jì)者利用 ISEFmax 技術(shù)、PlanAhead 設(shè)計(jì)分析軟件和以經(jīng)過(guò)預(yù)先驗(yàn)證的 IP 核，可以快速達(dá)到 FPGA 性能目標(biāo)，同時(shí)利用 ChipScope Pro 工具的高級(jí)驗(yàn)證和實(shí)時(shí)調(diào)試功能，還可以縮短調(diào)試周期時(shí)間。其它在線資源、培訓(xùn)課程、高級(jí)支持服務(wù)及Xilinx設(shè)計(jì)服務(wù) (XDS) 全球網(wǎng)絡(luò)，將確保項(xiàng)目按時(shí)完成。

Virtex-5 系列器件及軟件的供貨情況
新的 Virtex-5 系列 FPGA 的交付工作已經(jīng)隨著首批 LX 器件的推出而展開(kāi)，針對(duì) Virtex-5 FPGA 的早期試用軟件現(xiàn)已推出，Xilinx EasyPath 程序使大批量生產(chǎn)最高可獲得75%的無(wú)風(fēng)險(xiǎn)成本降低，而且每個(gè) Virtex-5 平臺(tái)批量生產(chǎn)客戶均可獲得。