新型PLD器件融合了FPGA和CPLD的優(yōu)勢

傳統(tǒng)上由高密度FPGA及CPLD電源管理設計">CPLD器件和低容量FPGA支持的應用現(xiàn)在有了一個新的選擇，即Lattice半導體公司開發(fā)的MachXO系列邏輯器件，它具有更低成本和更多的性能。

Lattice利用一個基于查找表的邏輯結(jié)構的效率，并結(jié)合了高密度、非易失性閃速存儲器和分布式靜態(tài)存儲器塊的優(yōu)勢。其結(jié)果是，MachXO器件可將每個邏輯功能的成本削減一半。

MachXO系列能處理許多傳統(tǒng)的FPGA和CPLD 應用，部分原因是其片上的分布式存儲器、低功率休眠模式、以及透明地更新配置數(shù)據(jù)的能力。

其邏輯結(jié)構包括多個9Kb、雙端口可配置SRAM存儲器塊(嵌入式RAM塊，或者叫EBR)和為精確定時的模擬鎖相環(huán)路(PLL)。EBR可以高達275 MHz的時鐘速率運轉(zhuǎn)，也可以隨寬度和深度變形。存儲器將以單端口、雙端口、假雙端口、先入先出或者ROM模式運轉(zhuǎn)。

處理從25到375 MHz頻率時, PLL有一個±125皮秒低輸出抖動和一個可編程的相位/占空比(以45°的幅度調(diào)整)。它們的動態(tài)延遲調(diào)整能力允許邊沿值以250皮秒的增幅調(diào)整，總的調(diào)整量為2納秒左右。

與公司的XP系列結(jié)構相似的是，邏輯結(jié)構由一個可編程的功能單元(PFU)陣列組成，每個功能單元含有四個邏輯片。每片含有一對四輸入的查找表和相關的配置 SRAM。這樣的邏輯塊執(zhí)行邏輯、算術、分布式RAM和分布式ROM功能。引腳之間的邏輯延遲，典型值只有3.5納秒，包括I/O焊墊部分。

PFU的一個更小版本(PFF)不兼容SRAM配置。因而它只能執(zhí)行邏輯、算術以及ROM功能。不是所有的邏輯功能需要RAM。通過提供PFU和PFF的組合，Lattice公司的設計師們提高了陣列區(qū)域的效率和降低了芯片成本。

為了節(jié)省系統(tǒng)功率，低功率休眠模式可以把靜態(tài)電源電流從10mA減少到低于100 μA。因而，MachXO器件應該可以在靠交流電和電池供電的系統(tǒng)應用方面找到用武之地。

閃速存儲器存儲所有的配置數(shù)據(jù)。器件掉電后，一個很寬的內(nèi)部存儲器總線把配置數(shù)據(jù)傳送到邏輯結(jié)構中。陣列配置需要不到1毫秒的時間。

借助Lattice公司的TransFR配置表，閃存數(shù)據(jù)能在邏輯結(jié)構運行當前配置的同時被更新。在更新數(shù)據(jù)后，把新配置傳送到邏輯結(jié)構中只需要耗時1毫秒。這讓系統(tǒng)幾乎可以不停地運轉(zhuǎn)。

Lattice 最初發(fā)布了四款器件：MachXO256、640、1200以及 2280。數(shù)字部分代表芯片查找表的數(shù)字，分布式RAM范圍從MachXO256上的2KB到2280上的7.7KB。256和640將不包含任何內(nèi)嵌 SRAM模塊。1200有一個9Kb EBR，而2280則有三個EBR。

最小的器件有78個I/O焊墊，最大的器件則有271個。更大的 XO器件將包括PCI和低電壓差分信令(LVDS)支持。所有I/O單元將支持流行的I/O標準，如信號擺幅為3.3V、2.5V、1.8V、1.5V以及1.2V的低電壓CMOS。MachXO系列即將推出兩款新器件：E系列支持1.2V電源電壓，C系列將集成一個片上調(diào)節(jié)器以處理傳統(tǒng)的2.5或 3.3V電源電壓。

訂購批量為250K時，256和640的價格分別為1.50和2.25美元?，F(xiàn)已可提供樣品。