Cadence邏輯設(shè)計解決方案

隨著設(shè)計復(fù)雜度的提高和邏輯設(shè)計工藝尺寸的縮小，前端設(shè)計人員面臨著越來越多的設(shè)計挑戰(zhàn)，這些挑戰(zhàn)為已經(jīng)非常緊張的設(shè)計工期帶來了更多的風(fēng)險: 器件對低功耗的需求、日益擴(kuò)大的設(shè)計與驗證之間的脫節(jié)、以及邏輯－物理建模鴻溝等等。目前，設(shè)計團(tuán)隊只能通過一種串行的、特定的、高重復(fù)性的方法來解決這些問題。

總之，這些設(shè)計挑戰(zhàn)嚴(yán)重影響了設(shè)計進(jìn)度的可預(yù)測性，并加劇了產(chǎn)品開發(fā)的易變性。因此，邏輯設(shè)計人員急需一種全新的設(shè)計方法來高效地設(shè)計、驗證和實現(xiàn)RTL模塊和芯片級設(shè)計。同時，這種并發(fā)的、具有高度可預(yù)測性的流程不應(yīng)破壞現(xiàn)有設(shè)計和驗證過程。

“快速上市的壓力加上日益增長的設(shè)計復(fù)雜性，帶來了很多挑戰(zhàn)。將邏輯設(shè)計團(tuán)隊采用的可靠的前端驗證和實現(xiàn)技術(shù)與系統(tǒng)仿真完美結(jié)合，讓我們能夠不斷跟上復(fù)雜的變化。 我們的項目團(tuán)隊能非常好地利用這種前端和系統(tǒng)方法的結(jié)合, 降低了總產(chǎn)品風(fēng)險，并提升了從系統(tǒng)架構(gòu)計劃到邏輯設(shè)計和驗證到系統(tǒng)級閉合的執(zhí)行效率。

Jerry Alston,

高級副總裁

QLogIC Corporation

Cadence Logic DesignTeam Solution能夠?qū)⒃瓉碛蛇壿嬙O(shè)計人員進(jìn)行的早期驗證和前端物理實現(xiàn)任務(wù)結(jié)合到一套以目標(biāo)為導(dǎo)向的子流程中。這個集成設(shè)計環(huán)境包含了很多業(yè)界首創(chuàng)的設(shè)計方法，如自動實現(xiàn)面向設(shè)計目標(biāo)的并行管理。該解決方案組成如下：

· Design Management — 提供一個自動化的計劃和以指標(biāo)為導(dǎo)向的管理解決方案，并依據(jù)功能性、性能、功耗、尺寸和工期等方面的要求對設(shè)計進(jìn)展進(jìn)行跟蹤，帶來前所未有的從計劃到閉合的可預(yù)測性。

· Design with Verification — 以集成的方式為設(shè)計團(tuán)隊提供前期的設(shè)計驗證和功耗管理， 包括基于斷言的形式分析解決方案、自動模擬、加速和驗證管理。該解決方案為多語言設(shè)計環(huán)境，支持SystemVerilog。

· Design with Power — 為邏輯設(shè)計人員提供業(yè)界首創(chuàng)的具有功耗意識的設(shè)計和驗證解決方案，具有集成化和易于管理的特點。它能實現(xiàn)低功耗設(shè)計結(jié)構(gòu)的邏輯確認(rèn)，提高設(shè)計質(zhì)量和設(shè)計人員的生產(chǎn)力。

· Design with Test — 與邏輯設(shè)計過程無縫集成，有助于最小的重復(fù)性為納米級工藝技術(shù)開發(fā)出高質(zhì)量的測試基礎(chǔ)架構(gòu)。

· Design with Physical — 借助在邏輯設(shè)計環(huán)境中實際使用的物理實現(xiàn)引擎來進(jìn)行精確的時序估計，從而減少邏輯－物理迭代次數(shù)。

· Design Logical Signoff — 對靜態(tài)時序、等效和時序約束進(jìn)行整體的后端檢查，有助于提高前端設(shè)計收斂的可預(yù)測性和可靠性。

“在Kawasaki微電子，我們依靠Encounter測試技術(shù)進(jìn)行深亞微米器件的設(shè)計和制造，這些器件是我們所在的低功耗消費(fèi)產(chǎn)品和高性能信息技術(shù)市場不可或缺的。Cadence Logic Design Team Solution的成效極其設(shè)計和測試方面都讓我們非常滿意。它在可測試性和綜合、驗證、時序分析之間的高度集成和配合將會進(jìn)一步加快我們的產(chǎn)品上市時間，減少設(shè)計反復(fù)性，提高上市產(chǎn)品的質(zhì)量，并提高成品率?！?/EM>