利用DSP和CPLD增加數(shù)據(jù)采集的可擴展性

在ＩＣ卡公用電話系統(tǒng)中，在線式公用電話由于其具有保密性高、可擴展性強等特點，已逐漸獲得人們的青睞。這種公用電話系統(tǒng)被置于終端和交換機之間，對兩者的信號進行調制、解調以及其它的運算，來完成諸如卡驗證、終端維護、多媒體信號傳輸?shù)裙ぷ?。與軟件無線電相類似，這種系統(tǒng)的硬件平臺通用性很強，數(shù)字信號處理的算法將由專門的芯片來承擔，所以這種系統(tǒng)可以兼容目前在電話線上應用的各種調制解調方法，也可以適應未來出現(xiàn)的其它調制解調標準。

由此可以看出，要實現(xiàn)這樣一個系統(tǒng)，數(shù)據(jù)采集是一個非常重要的方面。為了節(jié)約成本和提高ＤＳＰ芯片的利用率，在這個系統(tǒng)中，一片ＤＳＰ要承擔１６個通道的運算。從數(shù)據(jù)采集的角度來說，由于通道同時對應著終端和交換機兩端，故ＤＳＰ需要高速采集３２個通道的數(shù)據(jù)。另外，高速ＡＤＣ的出現(xiàn)和ＤＳＰ性能的不斷提高也對系統(tǒng)將來的升級提出了要求。所以對數(shù)據(jù)采集部分來說，高速、可擴展性是兩個非常重要的指標。實現(xiàn)的系統(tǒng)就是以這兩個指標為指導的。

目前的高速多通道數(shù)據(jù)采集系統(tǒng)一般有以下幾種實現(xiàn)方法：一是直接采用高速的多通道模／數(shù)轉換芯片，這些芯片有專門設計的與ＤＳＰ接口的部分，但是這些芯片一般價格都非常昂貴；二是直接用ＦＰＧＡ完成整個的采集過程，這將耗費ＦＰＧＡ巨大的資源；三是ＤＳＰ和模／數(shù)轉換芯片的地址以及數(shù)據(jù)總線直接相接，通過單片機控制轉換等過程，這種方法雖然便宜，但是可擴展性太差。綜上所述，提出一種通過ＣＰＬＤ實現(xiàn)接口，將模擬轉換通道映射到ＤＳＰ的Ｉ／Ｏ設備空間甚至內存空間的方法。這種方法大大提高了ＤＳＰ可以訪問的外設數(shù)目；同時由于ＤＳＰ不直接與模／數(shù)轉換模塊接口，所以ＡＤＣ芯片的升級或者替代都不會影響原來的數(shù)據(jù)采集；而且采用了時分復用方式讀取轉換完成的數(shù)據(jù)，因此這個系統(tǒng)數(shù)據(jù)采集速率可以達到所采用的ＡＤＣ芯片輸出的最高速率。

ＤＳＰ雖然在算法處理上功能很強大，但其控制功能是非常弱的；而ＣＰＬＤ本身并不具有內部寄存器，雖然可以用ＣＰＬＤ的邏輯塊來實現(xiàn)寄存器，但是這將耗費大量的ＣＰＬＤ資源。然而，ＣＰＬＤ的強項在于時序和邏輯控制。本文介紹的多路數(shù)據(jù)采集系統(tǒng)就是充分利用了ＤＳＰ和ＣＰＬＤ的優(yōu)點，將多個Ａ／Ｄ轉換單元通過ＣＰＬＤ映射到ＤＳＰ的Ｉ／Ｏ地址空間，利用ＣＰＬＤ屏蔽Ａ／Ｄ轉換的初始化以及讀寫操作過程，使得ＤＳＰ可以透過ＣＰＬＤ這?quot;黑匣子"快速、準確地獲取數(shù)據(jù)。

１ 數(shù)據(jù)采集系統(tǒng)框架

整個數(shù)據(jù)采集系統(tǒng)主要由ＤＳＰ處理模塊、ＣＰＬＤ接口模塊和ＡＤＣ陣列三個部分組成，如圖１所示。透過這樣一個結構，ＤＳＰ可以在未知ＡＤＣ的控制方式的情況下，定時地以訪問外設的方式來獲得總共３２個通道的模／數(shù)轉換后的數(shù)據(jù)。

這樣的系統(tǒng)框圖只是完成了一個完整的數(shù)據(jù)采集功能，至于數(shù)據(jù)的處理以及ＤＳＰ需要完成的其它功能，此圖并未涉及。但對于一個ＤＳＰ系統(tǒng)來說，數(shù)據(jù)采集在硬件中占據(jù)了很大的比重，這也符合ＤＳＰ芯片應用的原則：用軟件完成大部分的數(shù)字處理算法。

２ 各功能模塊的實現(xiàn)

２．１ ＡＤＣ陣列的實現(xiàn)

此數(shù)據(jù)采集系統(tǒng)的設計目標是完成３２路信號的采樣，并且要求每路的采樣率為５０ｋＨｚ。所以，這樣一個系統(tǒng)達到的整體采樣率為３２×５０ｋ＝１．６ＭＨｚ。

在模／數(shù)轉換環(huán)節(jié)，采用的Ａ／Ｄ芯片一片一次可以同時完成４路轉換。為了達到設計目標，需要８片這樣的芯片。但是，如果直接將８片模／數(shù)轉換芯片的數(shù)據(jù)總線全部連接起來輸入到ＣＰＬＤ中或者將ＣＰＬＤ出來的某條控制信號線直接連接到８片芯片上，那么在驅動上就會出現(xiàn)問題?；诖朔N考慮，此系統(tǒng)將８片芯片分成兩組，每組４片，然后從ＣＰＬＤ中引出兩組數(shù)據(jù)總線以及兩組控制總線分別對它們實現(xiàn)控制。這樣就能很好地解決芯片的驅動問題。圖２就是其中一組芯片的連接架構圖。

從這個架構圖可以看出，這４片Ａ／Ｄ轉換芯片除了片選控制信號以外，其它的數(shù)據(jù)總線以及控制總線全部是分別連在一起的。將片選控制與其它控制分開的原因在于：芯片的初始化以及轉換過程需要同時完成，但是轉換后數(shù)據(jù)的輸出則分別完成。ＡＤＣ控制時序框圖如圖３所示。

要實現(xiàn)這樣的控制時序，各個階段對芯片的片選控制如下：在初始化階段，所有Ａ／Ｄ芯片的片選信號有效，此時可以對每片芯片寫入相同的模式選擇信號，同時啟動采樣脈沖和轉換脈沖；在轉換階段，所有片選信號全部無效，此時芯片本身在內部完成模／數(shù)轉換，同時將轉換完成的數(shù)據(jù)放置在芯片內部的寄存器中；在數(shù)據(jù)輸出階段，首先是第一片芯片的片選有效，此時若有一個脈沖下降沿到Ａ／Ｄ芯片的ＲＤ端口，則芯片１的轉換完成，第一路數(shù)據(jù)將浮出到數(shù)據(jù)總線上，而其它芯片由于片選信號無效，雖然有ＲＤ輸入也不會有數(shù)據(jù)輸出，不會造成總線沖突。對于芯片１而言，接下來的幾個ＲＤ脈沖可以分別使得轉換完成后的幾路數(shù)據(jù)浮現(xiàn)在數(shù)據(jù)總線上。芯片１的數(shù)據(jù)全部輸出完成后，片選１無效，此時可使芯片２的片選信號有效。依此類推，就可以完成４片芯片的轉換及數(shù)據(jù)輸出。

２．２ ＣＰＬＤ接口模塊的實現(xiàn)

整個ＣＰＬＤ接口模塊實際上就是一片ＡＬＴＥＲＡ公司的７０００系列的ＣＰＬＤ（外部時鐘電路除外），它控制ＡＤＣ模塊的初始化，同時接收并分析ＤＳＰ過來的Ｉ／Ｏ端口讀取信號，為ＤＳＰ和ＡＤＣ之間搭起一個通道。

在ＤＳＰ要求讀取數(shù)據(jù)時，ＣＰＬＤ將ＤＳＰ過來的ＩＯＳＴＲＯＢＥ作為Ａ／Ｄ芯片的ＲＤ信號，同時對Ｉ／Ｏ地址總線的第３位至第５位譯碼產生Ａ／Ｄ芯片的片選信號，這樣只要是地址按照每次遞增１的方式讀取數(shù)據(jù)，就可以使得８片Ａ／Ｄ分時片選有效，完全符合上面提到的讀取數(shù)據(jù)的要求。另外，還依靠最高位地址確定ＣＰＬＤ到ＤＳＰ的數(shù)據(jù)輸出總線是否定義成高阻態(tài)來避免總線沖突。

由于Ａ／Ｄ芯片是采用５Ｖ供電的，所以其輸出高電平將高于ＤＳＰ輸入高電平所能承受的范圍。解決這個問題的方法之一是采用降壓芯片（比如ＬＶＴ系列）用３．３Ｖ供電，３．３Ｖ供電可以承受５Ｖ的輸入，同時輸出也和３．３Ｖ兼容，但是這種方法需要單獨外接幾片ＬＶＴ芯片，占據(jù)寶貴的ＰＣＢ板空間；方法之二是給ＣＰＬＤ芯片提供雙電源，其中提供給Ｉ／Ｏ腳的電源為３．３Ｖ，此時輸入電壓可以和５Ｖ及３．３Ｖ系統(tǒng)兼容，同時輸出電壓高電平可以達到３．３Ｖ，符合Ａ／Ｄ芯片高電平最低電壓２．４Ｖ的要求。所以，數(shù)據(jù)總線通過ＣＰＬＤ到ＤＳＰ實際上是因為電平轉換的需要。

２．３ ＤＳＰ處理模塊

ＤＳＰ處理模塊在硬件電路上是非常簡單的，主要由一片ＤＳＰ芯片、一片ＥＥＰＲＯＭ以及一片介于這兩者之間的用作電平轉換的ＬＶＴ系列的芯片組成。

ＤＳＰ通過地址總線可以區(qū)分訪問的模擬通道的標號。需要注意的是：由于采用的Ａ／Ｄ芯片是通過對ＲＤ脈沖信號計數(shù)來確定訪問的是同一片芯片內部４路中的哪一路，所以實際上地址總線的低兩位是沒有選擇功能的，對一片Ａ／Ｄ芯片訪問時，最后兩位地址一定要從００開始遞增到１１，否則所讀取的數(shù)據(jù)就是亂的。例如，轉換完成后的ＤＳＰ若想越過前兩個通道來獲得第３個通道的數(shù)據(jù)，它必須給出兩個讀?。桑隙丝诘闹噶睿o接著這兩個指令后的讀取端口指令才可以獲得第３個通道的有效數(shù)據(jù)。

當然，可以通過ＣＰＬＤ首先將所有轉換完成的數(shù)據(jù)緩存下來，然后分析Ｉ／Ｏ地址來將對應的通道的數(shù)據(jù)浮現(xiàn)到數(shù)據(jù)總線上。這樣做使得ＤＳＰ可以自由地選擇需要訪問的通道，但需要比較大的緩存，利用ＣＰＬＤ作緩存是非常不經濟的。

３ 仿真和調試

本系統(tǒng)的軟件開發(fā)主要包括兩部分，一是ＤＳＰ讀?。桑峡诘某绦?，二是ＣＰＬＤ的時序控制程序。前一程序的開發(fā)采用的是ＴＩ公司的ＣＣＳ開發(fā)環(huán)境，并且利用ＤＳＰ內部的ＢＯＯＴＬＯＡＤＥＲ在起電時將存儲在外掛ＥＰＲＯＭ中的程序裝載進ＤＳＰ的程序空間。而后一程序的開發(fā)采用的是ＡＬＴＥＲＡ公司的ＭＡＸＰＬＵＳＩＩ，利用這個環(huán)境，完成了程序的編制、仿真以及時序分析，并在找出關鍵路徑的基礎上優(yōu)化了整個芯片的內部延時。

在調試的過程中，利用ＤＳＰ提供的ＪＴＡＧ接口實時地觀察采集進來的數(shù)據(jù)。當對３２路模擬通道分別提供不同頻率的正弦信號時，可以看到相對應的通道的數(shù)字信號也按照固定的頻率來變化，并且各個通路不存在串擾的情況。經過測試獲得本系統(tǒng)的各種參數(shù)如下： 單路模擬信號采樣率：５ｋＨｚ

系統(tǒng)模擬信號采樣率：５０ｋＨｚ×３２＝１．６ＭＨｚ

單個采樣點讀取時間：８０ｎｓ（受ＡＤＣ芯片的限制）

ＤＳＰ（５４０２）單指令周期：１０ｎｓ

ＤＳＰ讀取數(shù)據(jù)占用資源：((８０÷１０)×１．６×１０６)÷１０６

＝１２．８ｍｉｐｓ

ＣＰＬＤ使用Ｉ／Ｏ口： ４８

ＣＰＬＤ使用Ｌｏｇｉｃ ｃｅｌｌｓ：８０

由此說明這樣一個系統(tǒng)達到１．６ＭＨｚ的采樣率時工作是穩(wěn)定可靠的。

本系統(tǒng)的設計思想和方法不僅適用于多路數(shù)據(jù)采集，而且能有效地擴展ＤＳＰ訪問外設的能力。實踐證明，這種系統(tǒng)在成本控制、可擴展性以及資源利用效率上都有非常大的提高。