具有多個電壓軌的FPGA和DSP電源設(shè)計實例

　　大多數(shù)電子產(chǎn)品由于包含一個或多個FPGA或DSP數(shù)字處理芯片而需要提供多個電源軌。在為這些數(shù)字IC供電時，有多種方案可以選擇，也有許多潛在的陷阱需要避免。在“具有多個電壓軌的FPGA和DSP應(yīng)用的電源設(shè)計方法”一文中，作者提出了多電壓軌FPGA和DSP應(yīng)用的電源解決方案，討論了功率預(yù)算和排序選擇等在系統(tǒng)水平所關(guān)注的問題。本文將著重討論如何在各種類型的點到負(fù)載點(POL)直流/直流轉(zhuǎn)換器之間做出選擇，并討論如何設(shè)計這些轉(zhuǎn)換器才能滿足直流精度以及啟動和暫態(tài)要求。

　　降壓直流/直流轉(zhuǎn)換器拓?fù)涞幕仡?/p>

　　降壓POL直流/直流轉(zhuǎn)換器可以分成兩類：線性穩(wěn)壓器和基于電感的開關(guān)穩(wěn)壓器。圖1顯示了線性穩(wěn)壓器的功能圖。

　　
線性穩(wěn)壓器的主要優(yōu)點是芯片成本低、設(shè)計時間短，另外，由于帶有內(nèi)部開關(guān)并只需要一個輸入和輸出電容，所需要的板面積也比較小。另外，線性穩(wěn)壓器可以提供干凈的低噪聲輸出電壓。其主要缺點是效率低，在重負(fù)載時等于VOUT/VIN，導(dǎo)致產(chǎn)生數(shù)值為(VOUT–VIN) IOUT的功率耗散。功率以熱的形式損

失掉，而熱又必須通過穩(wěn)壓器的封裝和/或外部散熱裝置散發(fā)掉。在該市場上，由于目前大多數(shù)穩(wěn)壓器的最小輸入電壓為1.8到2.7V，線性穩(wěn)壓器非常適于負(fù)載電流較低而電壓較高的電壓軌。另一個缺點只出現(xiàn)在啟動速度快但不可控的低成本簡單穩(wěn)壓器中，這個問題本文將在后面予以討論。

　　圖2給出了同步降壓開關(guān)穩(wěn)壓器的一個方框圖。降壓開關(guān)穩(wěn)壓器使用兩個開關(guān)來產(chǎn)生工作周期等于VOUT/VIN的脈沖串。當(dāng)負(fù)載變化時，該穩(wěn)壓器的反饋控制環(huán)通過調(diào)制固定頻率脈沖串的脈沖寬度(或既調(diào)制脈沖頻率也調(diào)制脈沖寬度)來不斷調(diào)整電壓，從而產(chǎn)生了 “脈沖調(diào)寬”(PWM)這個術(shù)語。然后，用感容濾波器(LC輸出濾波)對方波脈沖串進(jìn)行濾波，進(jìn)而得到帶有三角形輸出電壓紋波的直流輸出電壓。

　　
不論采用固定頻率還是可變頻率的PWM，轉(zhuǎn)換器的拓?fù)浣Y(jié)構(gòu)都對輸出紋波產(chǎn)生影響。在負(fù)載變化范圍內(nèi)，固定頻率PWM轉(zhuǎn)換器的控制環(huán)使用帶有負(fù)反饋環(huán)的偏差放大器通過調(diào)制脈沖寬度來調(diào)整輸出電壓。

　　這些穩(wěn)壓器的輸出紋波等于電感紋波電流與輸出電容的等價串聯(lián)電阻(ESR)的乘積。因而，選擇較大的電感(高于必需值)和ESR較小的輸出電容可以降低輸出紋波。然而， ESR低的輸出電容將使反饋環(huán)更加難以補(bǔ)償。幸好，電源芯片制造商們提供的電源設(shè)計軟件可以極大地縮短固定頻率PWM轉(zhuǎn)換器的設(shè)計時間。大多數(shù)變頻轉(zhuǎn)換器的控制環(huán)包含帶有時間或電壓滯環(huán)的比較器，該比較器在輸出電壓低于或高于參考電壓時把開關(guān)接通或斷開。同固定頻率轉(zhuǎn)換器相比，由于其控制環(huán)有所簡化，這些滯環(huán)轉(zhuǎn)換器所需要的設(shè)計時間較短。另外，因為該比較器在輸出下降到比較器的參考電壓之下時幾乎立即接通開關(guān)，同帶有有限帶寬控制環(huán)的固定頻率轉(zhuǎn)換器相比，滯環(huán)轉(zhuǎn)換器對電流升高(暫態(tài))的響應(yīng)速度更快。然而，滯環(huán)轉(zhuǎn)換器的運(yùn)行需盡可能降低輸出紋波。

　　同線性穩(wěn)壓器相比，開關(guān)穩(wěn)壓器的效率更高(典型值為85到95%)，但通常芯片和支持元件的成本都較高、設(shè)計時間較長且板面積較大。同線性穩(wěn)壓器相比，開關(guān)穩(wěn)壓器的另一個缺點是開關(guān)噪聲(如EMI)和輸出紋波較大。通過仔細(xì)選擇元件(如選用帶有屏蔽的電感和低ESR的輸出電容)和適當(dāng)?shù)夭贾秒娐钒蹇梢园验_關(guān)噪聲降下來。在開關(guān)頻率可變時，滯環(huán)轉(zhuǎn)換器可能會產(chǎn)生難以濾除的輸出電壓紋波和輻射。

　　然而，當(dāng)輸出電流較大、輸入輸出之間的差別較大或輸入電源的功率受到限制時(如廉價的墻磚電源)，只有開關(guān)轉(zhuǎn)換器可以提供足夠高的效率并降低功率熱損失。

　　目前，市場上提供各種不同集成水平的降壓開關(guān)轉(zhuǎn)換器。插入式(Drop-in)模塊的設(shè)計靈活性有限且成本偏高，但所需要的設(shè)計時間最少，僅僅需要一個輸入和輸出電容。在另一個極端是一些要求外部開關(guān)以及電感、濾波電容和補(bǔ)償元件的控制器。這些控制器設(shè)計靈活性最高，如果付出足夠的設(shè)計努力，可以成為性能價格比最高的方案，但所占用的板空間通常也最大。介于這兩者之間的是集成型FET降壓轉(zhuǎn)換器，同控制器相比，所要求的板面積較小，設(shè)計靈活性也相對較小，而方案總成本也各不相同。同步式轉(zhuǎn)換器/控制器的兩個開關(guān)都使用晶體管來實現(xiàn)，因而同低側(cè)開關(guān)使用二極管的轉(zhuǎn)換器相比，通常效率更高，特別是在輸出電壓低于2V時。因而，要在線性穩(wěn)壓器、固定頻率控制器/轉(zhuǎn)換器或滯環(huán)控制器/轉(zhuǎn)換器之間做出正確選擇，需要綜合考慮應(yīng)用系統(tǒng)的要求以及效率、成本和尺寸等因素。 轉(zhuǎn)換器輸出電壓的精度

　　大多數(shù)FPGA和DSP內(nèi)核和I/O軌的直流容差依然是±5%；然而，一些內(nèi)核軌及其它一些芯片電源軌的容差已經(jīng)降低到±3%。對某個特定的芯片，容差范圍的低端(–5或–3%)通常是確保某些性能要求(如DSP運(yùn)行速度)可達(dá)的最小電壓。該范圍的較高端可能接近于該芯片的絕對最高運(yùn)行電壓。理解電源的直流容差的計算方法不僅對保證系統(tǒng)的性能很重要，對保證系統(tǒng)的可靠性也很重要。直流容差不包含由負(fù)載階躍的暫態(tài)所產(chǎn)生的電壓驟降(dip)。負(fù)載階躍的暫態(tài)發(fā)生在由POL轉(zhuǎn)換器供電的數(shù)字器件快速提高負(fù)載電流要求的時候。直接影響電源直流容差的因素包括參考電壓容差、反饋電阻容差以及該芯片的線調(diào)解指標(biāo)和負(fù)載調(diào)解指標(biāo)。

　　圖3給出的例子摘自TPS54310可調(diào)降壓開關(guān)轉(zhuǎn)換器的性能說明書。

　　
假設(shè)輸入軌為5V ±10%，直流輸出負(fù)載的范圍為100mA到3A，表1計算了1.2V ±5%的輸出電壓在負(fù)載暫態(tài)過程中可以驟降(仍在調(diào)解范圍內(nèi))的百分比。線調(diào)解指標(biāo)和負(fù)載調(diào)節(jié)指標(biāo)隨器件變化，甚至來自同一家電源IC制造商的器件也是如此，所以在計算中使用它們時必須小心。大多數(shù)最新的轉(zhuǎn)換器都帶有電壓前饋，幾乎消除了輸出電壓對輸入電壓的依賴并使

線調(diào)解幾乎可忽略。負(fù)載調(diào)節(jié)是電源芯片的環(huán)路增益的函數(shù)；較高的環(huán)路增益有較好的負(fù)載調(diào)解能力。請注意，許多輸出電壓固定并帶有內(nèi)部補(bǔ)償?shù)霓D(zhuǎn)換器的輸出電壓精度更高，因為輸出電壓可以通過調(diào)整內(nèi)部反饋電阻進(jìn)行設(shè)定。

　　在表1的例子中，在輸出電壓下降到–5%最低容差之前，只有1.2V的2.843%或34.1mv的空間可用于負(fù)載瞬時驟降。在轉(zhuǎn)換器做出響應(yīng)之前，電源軌上的電容必須能夠提供這個負(fù)載電流，否則該電壓將降到規(guī)范以下。為處理負(fù)載暫態(tài)過程，可以把不同容量且串聯(lián)電阻低的電容和電感并聯(lián)。如何確定這個“解耦網(wǎng)絡(luò)”的電容容量以及它們將如何影響轉(zhuǎn)換器的響應(yīng)時間，本文將在后面進(jìn)行討論。

　　
實現(xiàn)電源軌的受控單調(diào)上升

　　最后推薦的電源設(shè)計方案是在啟動時單調(diào)上升，在圖4的上圖所示。

大容量電容的容量過大將迫使POL轉(zhuǎn)換器在啟動期間進(jìn)入電流限制，進(jìn)而可能使轉(zhuǎn)換器反復(fù)進(jìn)出熱停機(jī)狀態(tài)而永遠(yuǎn)不會達(dá)到期望的穩(wěn)壓輸出。對快速啟動型線性穩(wěn)壓器而言，一個很常見的啟動問題是，如果輸入電源在啟動時電壓下降，在輸入電容重新充電之前將暫時激活該穩(wěn)壓器的欠壓鎖定(UVLO)。這引起該調(diào)解器重復(fù)地短時停機(jī)然后恢復(fù)，導(dǎo)致輸出電壓振蕩并最終鋸齒狀上升到終值電壓。圖5顯示了由一個樣板電源供電的快速啟動型線性穩(wěn)壓器的例子，輸入電源的電壓下降，激活UVLO并停機(jī)，該過程重復(fù)進(jìn)行，最終達(dá)到期望的穩(wěn)壓輸出。

　　只有少數(shù)線性穩(wěn)壓器帶有可以控制啟動過程的軟啟動功能。在啟動時，除非進(jìn)入熱限制或輸入軌電壓被拉下來，這些穩(wěn)壓器向輸出電容提供最高到其電流限定值的充電電流(如圖5所示)。不管是內(nèi)部固定的還是外部可調(diào)的，所有的開關(guān)轉(zhuǎn)換器都帶有某種軟啟動。把跟在直流/直流轉(zhuǎn)換器之后的FET用作電流限制開關(guān)可以實現(xiàn)軟啟動。圖6和圖7顯示了此類應(yīng)用的一個實例和軟啟動的結(jié)果。

　　線性穩(wěn)壓器和開關(guān)轉(zhuǎn)換器實現(xiàn)軟啟動的常用方案有兩種，即參考電壓控制或電流限制控制。在這兩種方案中，都使用一個小的外部電容(在皮法到1μF的范圍)來控制軟啟動定時。電壓控制的軟啟動通常通過慢慢提升參考電壓來實現(xiàn)。因為反饋環(huán)迫使該轉(zhuǎn)換器提供足夠的電流使輸出電壓跟隨參考電壓，輸出電壓提升的速度(dv/dt)正比于在軟啟動期間提供參考電壓的啟動電容。設(shè)定輸出電壓的上升速度所需要的外部電容值由一個簡單的定時方程來決定。假設(shè)突入電流(inrush current)由充電大容量電容CBulk決定，突入電流將是固定的(i = CBulk dv/dt)，如圖4所示。讓兩個這類軟啟動共享同一個的軟啟動電容可以實現(xiàn)在本系列論文第一部分所討論的比率(ratiometric)排序。

　　
當(dāng)使用電流限制控制的軟啟動時，轉(zhuǎn)換器緩慢地或以步進(jìn)方式把電流限制提升到最大值。此時，該轉(zhuǎn)換器看起來像一個電流源，把一個慢慢提高的電流提供給負(fù)載。由于電壓反饋環(huán)仍然試圖提供期望的輸出電壓，所以該轉(zhuǎn)換器將提供電流限制和各種熱保護(hù)所允許的最大電流。輸出電壓的提升速率(dv/dt)是輸出電壓的絕對數(shù)值(即一個1.2V軌將比3.3V軌提升的更快)、該軌上的阻性和容性裝載以及該轉(zhuǎn)換器的電流限制設(shè)定值的函數(shù)。

負(fù)載躍變所產(chǎn)生的暫態(tài)過程

　　不論依賴于傳統(tǒng)PWM轉(zhuǎn)換器的環(huán)路帶寬還是依賴于磁滯轉(zhuǎn)換器的固定的開關(guān)時間，所有POL直流/直流轉(zhuǎn)換器都有有限的暫態(tài)響應(yīng)時間。圖8顯示了低電流線性穩(wěn)壓器對輸出負(fù)載電流變化(如一行引起DSP完成復(fù)雜運(yùn)算的代碼)的響應(yīng)。

　　使用低ESR和低ESL(等效串聯(lián)電感)的輸出電容有助于減小暫態(tài)下垂。然而，為了幫助該轉(zhuǎn)換器應(yīng)付階躍暫態(tài)，幾乎總需要在該電源軌的輸出端另外附加電容，并需要增加局部旁路電容。圖8顯示了負(fù)載階躍暫態(tài)過程的傳播和由解耦網(wǎng)絡(luò)產(chǎn)生的抑制作用。不同容量的電容抑制不同頻率的負(fù)載階躍暫態(tài)成分，以至于POL轉(zhuǎn)換器(從根本上說，其輸入電源)被迫只能小幅度支持該階躍負(fù)載的低頻成分。例如，如果FPGA或DSP產(chǎn)生1000 A/μs的負(fù)載階躍，由于解耦網(wǎng)絡(luò)對該暫態(tài)的抑制作用，該轉(zhuǎn)換器被迫只能對1A/μs的暫態(tài)做出反應(yīng)。

　　
小電容(在幾皮法到1μF的范圍)處理負(fù)載階躍的高頻成分。1到22 μF的電容處理中頻成分，從47到1000μF的 低ESR大容量電容處理低頻成分。優(yōu)化解耦網(wǎng)絡(luò)(即把所增加的電容量降到最小)的常見方法是目標(biāo)阻抗方法，參考文獻(xiàn)4全面介紹了該方法。該方法要求設(shè)計者知道被供電器件的負(fù)載階躍暫態(tài)的最壞情況(如在0.5 μs從200mA上升到2.2A或4A/μs階躍的持續(xù)時間為10μs)并對POL轉(zhuǎn)換器的暫態(tài)響應(yīng)能力有所了解。

　　如果POL轉(zhuǎn)換器的位置遠(yuǎn)離被供電的數(shù)字IC和/或板布局要求電源軌使用窄的箔線和/或小的過孔連接到負(fù)載，則需要為如圖9所示的模型提供板電阻和電感的近似值。

對大多數(shù)FPGA和DSP應(yīng)用來說，負(fù)載階躍暫態(tài)的最壞情況大多是未知的，因而，使用經(jīng)驗法則來設(shè)計解耦網(wǎng)絡(luò)更為簡單一些。例如，常常根據(jù)數(shù)字IC所使用的電源引腳總數(shù)(或根據(jù)每個部分所使用的電源引腳數(shù))按某個比例來放置各類電容(高、中、低頻)。這種解耦網(wǎng)絡(luò)設(shè)計方法是有效的，但趨向于過設(shè)計，沒有充分利用線性穩(wěn)壓器的或開關(guān)轉(zhuǎn)換器的暫態(tài)響應(yīng)能力并因加入了額外的電容而占用較大的板空間。

　　可以采用經(jīng)驗法則相互獨(dú)立地完成解耦網(wǎng)絡(luò)和POL轉(zhuǎn)換器的設(shè)計。但這種方法存在一個風(fēng)險，POL轉(zhuǎn)換器可能會因為解耦網(wǎng)絡(luò)的附加電容而變得不穩(wěn)定，因而需要對該轉(zhuǎn)換器在輸出端的總電容進(jìn)行補(bǔ)償。TI公司在power.ti.com/swift網(wǎng)址提供的參考文件和設(shè)計軟件可以對轉(zhuǎn)換器的設(shè)計和補(bǔ)償提供幫助。人為地把一個負(fù)載階躍暫態(tài)加到轉(zhuǎn)換器的輸出端并觀察因該轉(zhuǎn)換器響應(yīng)該暫態(tài)而產(chǎn)生的輸出電壓振鈴(振蕩)是另一種確定轉(zhuǎn)換器穩(wěn)定性的方式。作為一個經(jīng)驗法則，如果該轉(zhuǎn)換器在進(jìn)入穩(wěn)態(tài)之前振蕩三次以上，則認(rèn)為系統(tǒng)瀕臨不穩(wěn)定(欠阻尼)。如果響應(yīng)較慢且沒有振鈴或超調(diào)，則可認(rèn)為系統(tǒng)是非常穩(wěn)定的(過阻尼)。

　　PC處理器可以發(fā)生多個在1000A/μs的范圍內(nèi)的負(fù)載階躍暫態(tài)，所以既需要保證POL轉(zhuǎn)換器的暫態(tài)過程短也需要較大的解耦網(wǎng)絡(luò)。為降低解耦網(wǎng)絡(luò)的成本并減小它所使用的板空間，PC母板制造商現(xiàn)在使用目標(biāo)阻抗方法(或類似方法)來減少電容的數(shù)量和充分利用直流/直流轉(zhuǎn)換器的暫態(tài)能力。與PC處理器相比，目前單獨(dú)的FPGA和DSP應(yīng)用的功率和開關(guān)速度均較低。所以，除非FPGA或DSP產(chǎn)生類似于PC處理器的負(fù)載階躍或解耦網(wǎng)絡(luò)的尺寸太大或成本太高，確定解耦網(wǎng)絡(luò)尺寸的經(jīng)驗法則是在設(shè)計的最優(yōu)度和快速上市之間進(jìn)行合理的折衷。

　　本文小結(jié)

　　對于多軌應(yīng)用，要在線性穩(wěn)壓器和各種類型的開關(guān)轉(zhuǎn)換器之間做出合適的選擇，不僅需要綜合考慮尺寸、效率和成本，也必須考慮通電順序和啟動電流管理等問題。另外，為了在負(fù)載階躍暫態(tài)過程中保持調(diào)節(jié)，轉(zhuǎn)換器很可能需要借助于解耦電容。