FPGA在雷達信號模擬器中的應用

摘 要： 基于FPGA的各種雷達信號產生方法,介紹了在FPGA中實現直接數字頻率合成器(DDS)以及提高輸出信號質量的方法，編程實現了頻率捷變、線性調頻以及相位編碼等雷達信號的產生。仿真結果表明，該方法能靈活地產生多種雷達信號，且質量較好。
關鍵詞： 現場可編程邏輯器陣列； 直接數字頻率合成器； 雷達信號產生

雷達信號模擬器需要模擬簡單脈沖調制、重頻調制(重頻參差、重頻抖動和重頻滑變)、載頻調制(線性/非線性調頻、頻率捷變)和相位調制(相位編碼)等樣式的雷達信號[1]。傳統(tǒng)的實現方法是采用直接數字合成器DDS實現。通過對DDS相關參數產生對應的雷達中頻信號，其優(yōu)點是產生的信號質量比較好,缺點是系統(tǒng)控制繁瑣、模擬的雷達信號參數相對固定、缺乏足夠的靈活性，對于非線性調頻和相位編碼信號很難達到令人滿意的效果。
　本文基于軟件無線電的思想,采用FPGA實現DDS功能，通過控制DDS參數，在1片FPGA中實現了各種雷達信號的模擬。
1 DDS基本原理
　DDS由相位累加器、只讀存儲器（ROM）、數模轉換器（DAC）和低通濾波器（LPF）組成。DDS的關鍵部分是相幅轉換部分，根據相幅轉換方式的不同，DDS大致可分為兩大類：(1)ROM查詢表法。ROM中存儲有不同相位對應的幅度值,相位累加器輸出對應的幅度序列，實現相幅轉換；(2)計算法。對相位累加器輸出的相位值通過數學計算的方法得到對應的幅度值,實現相幅轉換，這里的計算方法有拋物線近似法、CORDIC法等。
　對于查詢表法，ROM里存儲了2N個點(一個周期)。工作過程如下：在時鐘脈沖fc的作用下，頻率控制字K由累加器累加得到相應的相位碼，相位碼尋址ROM進行相位/幅度變換輸出不同的幅度編碼，相當于在ROM里每隔K個點取出一個點，再經過數模轉換器DAC得到相應的階梯波，最后經低平滑濾波器對階梯波進行平滑，即得到由頻率控制字K決定的連續(xù)變化的模擬輸出波形，輸出頻率fout為:

式中，K為頻率控制字，N為相位寄存器字長。輸出頻率由頻率控制字及相位寄存器字長決定。
理想情況下，由于采樣的原因，輸出信號頻譜存在一些雜散，譜線呈辛格函數形狀。DDS輸出信號雜散分量較大的主要原因有以下幾點：一是相位截斷效應；二是存放在ROM中的波形幅度存在量化誤差；三是DAC的非理想特性。在DDS中，為了得到高的頻率分辨率，相位累加器的字長一般較大，而只讀存儲器ROM的容量有限，通常位輸出中只有高A位用來尋址ROM，從而產生相位截斷誤差，而DAC和ROM正弦波幅度字長也是有限的，同時，在DAC轉換過程中總存在如微分線性誤差等誤差，這樣就產生了量化誤差和DAC的非理想特性誤差。
2 基于FPGA的雷達信號模擬器
　　基于FPGA的雷達信號產生器系統(tǒng)框圖如圖1所示。系統(tǒng)主要由單片機、FPGA、模數轉換器、低通濾波器、自動電平控制、RS-232通信接口、時鐘電路以及人機接口等部分組成。單片機完成系統(tǒng)控制、人機交互控制以及與上位計算機的信息交換[2]； FPGA實現DDS的模擬以及其他邏輯的產生[3-4]；模數轉換器將數字信號轉換成模擬信號，經低通濾波器濾波后獲得良好的波形信號；為了提高信號產生器帶負載的能力，自動電平控制部分保證輸出信號幅度在接入不同負載時變化不致太大。

系統(tǒng)工作時，單片機將由RS-232接口接收到的或由鍵盤設置的信號參數寫入FPGA，在FPGA中實現的DDS內核根據設置的參數產生相應的數字波形，經D/A轉換、低通濾波和電平控制后輸出。
2.1 完全DDS內核
　完全DDS內核的組成框圖如圖2所示。完全DDS核包括頻率累加器、相位累加器、相位偏移累加器、波形存儲器、相位選擇開關等部分。頻率累加器在產生線性調頻信號時控制頻率增量的大小；相位累加器和普通的DDS中的相位累加器功能相同，其輸入為頻率控制字，決定輸出信號的頻率；相位偏移累加器用于產生相位編碼信號，其相位偏移字根據需要可以有多種，但必須有一種相位偏移為0°；正弦表用于存儲數字正弦波，為了減小波形存儲容量，正弦表中只存儲了1/4個周期的正弦波信號，通過邏輯控制實現全周期正弦波信號的產生。

　完全DDS內核的工作原理與普通DDS芯片的工作原理大致相同，只不過在產生不同調制樣式信號時取舍不同。由于相位/ 幅度轉換表中存放的是正弦信號，因此模塊只輸出受到不同調制的正弦信號。如果將相位/ 幅度轉換表做成內容可修改的雙端口RAM結構，則該模塊也能產生特殊樣式的周期信號?；谕耆獶DS核的信號產生方法其優(yōu)點是預存波形的點數不變，輸出信號的頻率僅由頻率控制字和系統(tǒng)時鐘決定，三者之間的關系如上節(jié)DDS基本原理描述的關系。
　如前所述，DDS輸出信號存在雜散頻譜。引起雜散頻譜的原因主要有相位截斷效應、波形幅度量化誤差和DAC的非理想特性。由于本系統(tǒng)采用單獨的DAC芯片，這里只討論前兩種因素對信號質量的影響。
　為了得到高的頻率分辨率，相位累加器位數一般較大，而在DDS設計中，為了節(jié)省波形存儲器的容量，人們希望在不引入過多干擾的情況下盡可能多地截去相位累加器的低有效位B。故相位累加器的N位輸出中只有高A位去尋址只讀存儲器，從而產生了相位截斷誤差。根據相關分析，相位截斷將引起周期性非諧波雜散，其譜曲線“成對”出現，“成對”譜線出現的間隔為fc/2B。通常采用Wheatley相位抖動注入法消除這種雜散，在每次相位累加器溢出之時，高頻脈沖產生一個0~(K-1)的隨機數Kn，加到相位累加器的寄存器值上，使相位累加器的溢出不總是比理想的溢出推后，而是隨機地提前，從而打破了周期性。這種方法對去除雜散非常有效，但所付出的代價是產生了寬頻帶相位噪聲，但這種寬頻帶相位噪聲比雜散更容易濾除。
　由于ROM存儲的波形樣點的幅度編碼由有限位二進制數表示,這樣DDS的輸出波形就存在幅度量化誤差，僅從量化觀點看，設正弦波的樣點值用D位二進制碼來表示,則信號功率與量化噪聲總功率之比為6D dB?？梢?，幅度量化的信噪比隨著D的增加而提高。為了在低比特DAC情況下能夠采用隨機化幅度抖動注入法獲得更高的信號質量，在DAC的輸入數據被截斷成M bit之前，給正弦查詢表輸出的D bit數據加上一個隨機數,這個隨機數的范圍是0~(2^D-M-1),如圖3所示。

通過對一個有5 bit DAC的隨機化幅度抖動注入DDS的頻譜和兩個分別有5 bit和11 bit DAC的普通正弦輸出DDS的頻譜的比較，隨機化幅度抖動注入DDS雜散的電平比起帶有相同分辨力DAC的普通DDS雜散的電平至少低10 dB，而與有11 bit DAC的普通正弦輸出DDS的雜散的電平差不多。尤其值得注意的是，一直出現在正弦輸出DDS載波附近的雜散譜線在隨機化幅度抖動注入DDS輸出頻譜中被消除掉了[5]。
2.2 各種體制雷達信號的實現方法
　簡單脈沖調制和重頻調制雷達信號的實現方法比較簡單，這里只描述頻率捷變雷達信號、線性調頻雷達信號和相位編碼雷達信號的實現方法，并給出相應的QUARTUS仿真結果。
(1)頻率捷變雷達信號
　頻率捷變信號與常規(guī)雷達信號相比，只是頻率發(fā)生了變化，而其他參數不變，其既可以實現脈間捷變，也可以實現脈組捷變。當脈間捷變時，只需要在每個調制脈沖期間設置不同的頻率控制字即可；脈組捷變是在一組脈沖周期內為一個頻率控制字，而在另一組脈沖周期內為另一個頻率控制字，根據頻率捷變數量循環(huán)使用頻率控制字。圖4所示是只有2個頻率的脈間捷變信號的相位累加器輸出的仿真結果，為了便于觀察，2個頻率對應的頻率控制字分別定為240和15。

(2)線性調頻雷達信號
　　產生線性調頻是在普通的DDS核前面增加了一級頻率累加器，定期改變頻率控制字，從而改變輸出信號的頻率。如果頻率增量字是一個恒定的值，則輸出信號為線性調頻信號；如果頻率增量字是一個變化的值，則輸出信號為非線性調頻信號。圖5所示為線性調頻信號的仿真結果。
(3)相位編碼雷達信號
　　圖6所示為5位二相編碼信號的仿真結果，其編碼順序是“+ + + - +”，其相位分別在“+ → -”和“-→ +”時發(fā)生180°的相位跳變。

本文基于軟件無線電的思想，通過在FPGA中實現一個完全的DDS內核，實現多種雷達信號的產生，產生的雷達信號完全能夠滿足各種雷達信號處理實驗的要求。文中討論了各種信號獨立產生的方法，如果將DDS內核中的正弦表設計成雙端口存儲器，還可以實現任意波形和多種組合波形的產生。
參考文獻
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[2] 何立民.單片機應用系統(tǒng)設計[M]，北京:北京航空航天大學出版社，2002.
[3] 宋萬杰,羅杰，吳順君.CPLD技術及其應用[M].西安: 西安電子科技大學出版社，2000.
[4] 王誠，吳繼華，范麗珍，等. Altera FPGA/CPLD 設計[M]. 北京：人民郵電出版社，2005.
[5] 奧本海姆 A V, 謝弗R W. 離散時間信號處理[M]. 西安:西安交通大學出版社，2001.