某遙測信號模擬源是用于產生模擬信號處理器、遙測組件測試和交付測試的前端輸入信號的專用設備。該信號源生成各種類型的信號，輸入給待測產品，測試時比對遙測信號模擬源生成的信號和其經過待測產品以后的信號，以判斷產品的功能是否正常。設計中的板卡為該遙測信號模擬源的組成部分，主要用于測試產品的LVDS總線協(xié)議的功能是否正常。由于待測信號的特殊應用，要求板卡能夠接收200 Mbit·s-1內的高速串行數(shù)據并能發(fā)送10～50 Mbit·s-1的任意速率LVDs數(shù)據。因PCI總線速度高、兼容性好、可靠性高且成本低，使其在各種與主機通信的總線技術中優(yōu)勢明顯。FPGA資源豐富、速度快、開發(fā)方便快捷，因此在高速數(shù)據通信中應用廣泛。DDS頻率合成技術通過頻率控制字、相位控制字及參考時鐘的控制來實現(xiàn)輸出信號的調頻調相，并且輸出信號具有頻率轉換快、頻率分辨率高和相位噪聲低等優(yōu)點。綜合上述特點，設計運用PCI9054實現(xiàn)PCI總線接口，F(xiàn)PGA實現(xiàn)數(shù)據接收發(fā)送控制及接口實現(xiàn)，DDS芯片AD9851產生任意LVDS數(shù)據發(fā)送時鐘，最后使用MFC實現(xiàn)板卡的交互界面并對板卡實現(xiàn)測試。
1 硬件設計
數(shù)據接收系統(tǒng)是將目標信號進行采集、處理并存儲，形成計算機可以處理的數(shù)據格式，即包含信號輸入單元、信號處理單元和信號輸出單元。數(shù)據發(fā)送系統(tǒng)是將目標數(shù)據傳送給下位機，下位機進行數(shù)據格式處理，然后按照數(shù)據協(xié)議形式通過信號輸出單元發(fā)送出去。除此之外整個系統(tǒng)還需要緩沖區(qū)、時鐘以及電源等相關模塊支持。圖1所示為本板卡的硬件設計框圖。
1．1 PCI接口設計
PCI總線是由Intel等公司制定的具有嚴格規(guī)范的外部設備互聯(lián)總線，是目前計算機中廣泛采用的局部總線，它的信號線包括32根地址數(shù)據復用線、仲裁、接口控制線、總線命令字節(jié)允許復用線和系統(tǒng)復位等。PCI接口設計一般采用兩種方法：(1)利用CPLD／FPGA實現(xiàn)，這種方法可以針對自己的需要定制功能，設計靈活性大。(2)用通用的接口芯片，如AMCC公司的S5933、PLX公司的PCI9054等。因PCI總線協(xié)議復雜，自行設計接口費時費力，而PCI接口芯片具有設計簡單、功能強大、可靠性好等特點，從而大大減少開發(fā)工作量。綜上所述，設計選用PCI90 54，C從模式工作，本地總線端輸入時鐘50 MHz，配置芯片為Mierochip Technology公司的93LC56串行EEPROM。
1．2 LVDS接口設計
低壓差分信號(Low Voltage Differential Signaling，LVDS)采用極低的電壓擺幅高速差動傳輸數(shù)據，可以實現(xiàn)點對點或一點對多點的連接。文中采用Cyclone I系列EP1C6Q240FPGA，它支持高速LVDS接口，利用其I／O的LVDS驅動器把FPGA內部邏輯信號轉換為低壓差分信號對，經過傳輸線傳送到對方差分接收電路。在Cyclone I系列FPGA中，使用LVDS接口只需在其配套的Quartus II軟件的MegaWizard中調用Alt lvds并進行定制即可。
LVDS接口電路的設計如圖2所示，F(xiàn)PGA發(fā)送端通過LVDS發(fā)送差分信號，在差分線上分別串接一個120 Ω電阻，再在其間并接一個170 Ω電阻，削弱差分信號的幅值，防止信號產生震蕩；FPGA接收端在差分線間并接一個100 Ω的終端電阻，電流主要通過終端電阻形成回路，從而在接收器的輸入端形成差分接收的信號電壓；PCB布線時防止LVDS高速信號串擾和互擾，避免其他信號耦合到LVDS傳輸線上，應盡量將LVDS信號和其他信號分別布在兩個信號層上。
1．3 其他接口設計
為滿足PCI總線的DMA傳輸特性，需要在硬件上加入緩沖區(qū)。輸入的LVDS速率越高，需要的緩沖區(qū)容量越大，以保證不丟失數(shù)據。因此設計選用Micron公司提供的MT48LC2M32 SDRAM作為緩沖區(qū)，它是一款64 MB全同步SDRAM。另外，輸出的LVDS信號要求10～50 MHz頻率范圍內任意可調，因此選用AD公司采用CMOS技術生產的直接數(shù)字合成器AD9851，它的最高工作時鐘為180 MHz，內部除了完整的高速DDS外，還集成了時鐘6倍頻器和一個高速比較器，并且它的接口控制簡單，可以用8位并行口或串行口直接輸入頻率、相位等控制數(shù)據。設計中通過FPGA中PLL輸出30 MHz時鐘，倍頻器將參考時鐘倍頻至180 MHz，控制接口采用并行口傳輸。
除此之外，時鐘模塊采用有源晶振為系統(tǒng)提供50 MHz時鐘，SDRAM時鐘由FPGA內部PLL合成。電源模塊采用外圍電路簡單的LDO(Low Dropout Regulator)提供3．3V及1．5V電源電壓。
1．4 FPGA內部結構設計
FPGA內部結構的邏輯設計是本板卡設計的核心部分，圖3所示為本系統(tǒng)FPGA內部結構框圖。
LVDS信號接收器接收外部的LVDS數(shù)據幀，檢出幀頭，并將幀數(shù)據傳送給雙口RAM進行處理，一個數(shù)據幀包含32 bit的幀頭和256×32 bit的幀數(shù)據。接收的雙口RAM實現(xiàn)數(shù)據的乒乓存儲，寫數(shù)據的寬度為1 bit，讀數(shù)據的寬度為32 bit，以此來實現(xiàn)數(shù)據的串并轉換，同時實現(xiàn)數(shù)據時鐘域的轉換。LVDS接收數(shù)據控制模塊用于產生雙口RAM和SDRAM控制器的地址總線、數(shù)據總線和控制總線，實現(xiàn)各接收模塊聯(lián)合控制和數(shù)據轉移，同時它還負責從SDRAM控制器讀取數(shù)據送至FPGA內的FIFO緩沖區(qū)，用于PCI總線交互。
LVDS信號發(fā)送部分由LVDS發(fā)送數(shù)據控制、雙口RAM、FIFO緩沖、LVDS信號發(fā)送器和DDS控制器組成。LVDS發(fā)送數(shù)據控制用于產生各模塊的地址、數(shù)據和控制總線，實現(xiàn)數(shù)據轉移和交互。雙口RAM實現(xiàn)并串轉換和乒乓存儲。LVDS信號發(fā)送器為數(shù)據幀添加包頭，并連同幀數(shù)據以AD98 51產生的發(fā)送頻率串行發(fā)送出去。
另外，SDRAM控制器是FPGA內用于外部SDRAM控制的模塊，PCI本地總線控制器是FPGA內用于控制PCI9054本地總線交互的模塊，DDS控制器是FPGA內用于外部AD9851控制的模塊。PLL是Ahera FPGA內提供的模擬延遲鎖相環(huán)模塊，可以實現(xiàn)系統(tǒng)時鐘的倍頻、分頻及延遲等時鐘控制操作。通過該模塊可以實現(xiàn)系統(tǒng)內不同時鐘域的時鐘分配。
2 軟件設計
系統(tǒng)設備的驅動程序采用Windows下的WDM(Windows Driver Model)驅動程序。目前開發(fā)WDM驅動程序通常有3種工具，即Windows DDK、DriverStudio和WinDriver。由于DriverStudio包含完善的源代碼生成工具以及相應的類庫和驅動程序樣本，提供了在VC++下進行驅動程序開發(fā)的支持，因此設計中使用DdverStudio來開發(fā)WDM驅動程序。
設計的上層應用程序采用Microsoft Virtual Studio作為開發(fā)平臺，通過MFC設計了人機交互界面，主要用于完成接收數(shù)據顯示存儲、發(fā)送數(shù)據載入、發(fā)送頻率控制字以及PCI控制命令等功能。其程序面板如圖4所示。
3 結果測試
在Ahium Designer 2009平臺上進行板卡硬件原理圖和PCB圖設計，F(xiàn)PGA芯片采用Altera公司的EP1C6Q240C6，使用Quartus II 9．0開發(fā)系統(tǒng)實現(xiàn)編程和仿真，完成對電路設計的功能仿真和時序仿真。
在Quartus II中進行引腳分配并編譯完工程后，將設計文件下載到FPGA的配置芯片中。在硬件上將LVDS的發(fā)送端和接收端連接以實現(xiàn)自發(fā)自收。在PC機的應用程序中設置發(fā)送頻率為50 MHz，然后點擊“發(fā)送頻率控制字”按鈕發(fā)送頻率控制字，載入從0開始的連續(xù)累加數(shù)字，點擊“開始發(fā)送”按鈕發(fā)送數(shù)據，然后點擊“開始接收”按鈕接收數(shù)據。從圖4所示的發(fā)送與接收數(shù)據顯示可以發(fā)現(xiàn)，接收到的LVDS數(shù)據與發(fā)送的LVDS數(shù)據完全一致，系統(tǒng)的發(fā)送功能與接收功能符合設計要求。
4 結語
介紹了基于FPGA和PCI9054的LVDS數(shù)據通信卡的設計，通過FPGA實現(xiàn)了LVDS數(shù)據的接收發(fā)送控制、PCI9054實現(xiàn)了與上位機的數(shù)據交互，實現(xiàn)了10～200 Mbit·s-1速率的LVDS數(shù)據接收以及10～50 Mbit·s-1任意速率的LVDS數(shù)據發(fā)送。此板卡的設計，可以有效地應用于某遙測模擬信號源，并對待測設備的LVDS總線協(xié)議進行全面測試。
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