基于FPGA和DDS的壓電陶瓷驅(qū)動器驅(qū)動電源設(shè)計

摘 要： 針對壓電驅(qū)動微動平臺開發(fā)了一種快響應(yīng)動態(tài)電源。以FPGA內(nèi)建DDS作為驅(qū)動電源控制器及信號發(fā)生器，基于集成高壓運放設(shè)計了帶補償校正網(wǎng)絡(luò)的橋式功率放大器，并進行了理論分析、仿真與實驗研究。測試結(jié)果表明，該設(shè)計滿足了精密定位系統(tǒng)穩(wěn)定性、快速性及高精密的驅(qū)動要求。
關(guān)鍵詞： FPGA；DDS；壓電陶瓷；橋式驅(qū)動電源；補償校正

隨著精密工程和微細工程的迅速發(fā)展，亞微米和納米級定位技術(shù)已成為微機電系統(tǒng)、微電子和生物工程等前沿領(lǐng)域的關(guān)鍵技術(shù)[1]。精密定位系統(tǒng)主要包括機械部件和驅(qū)動控制系統(tǒng)兩部分。壓電陶瓷以其納米級位移精度、體積小、高頻響、承載力大、無噪聲等特點，成為微定位系統(tǒng)中的理想驅(qū)動器，并獲得了廣泛應(yīng)用。而從某種意義上講，選定壓電陶瓷驅(qū)動器后，運動機構(gòu)的分辨率及運動精度則取決于壓電驅(qū)動電源的性能[2]。在要求精密定位和系統(tǒng)的快速動態(tài)響應(yīng)的應(yīng)用場合，驅(qū)動電源需要利用各種動態(tài)波形作為輸入信號。一般可采用信號發(fā)生器作為信號源，或者利用PC機存儲波形，通過串口或并口下載到下位機從而產(chǎn)生波形，但因體積、成本及接口傳輸速度的局限使應(yīng)用受到限制[3]。近年發(fā)展起來的直接數(shù)字頻率合成技術(shù)(DDS)以其頻率分辨率高、響應(yīng)快、穩(wěn)定性好等優(yōu)點，成為改進傳統(tǒng)壓電驅(qū)動電源的優(yōu)先選項[4]。本文以宏微雙重并聯(lián)結(jié)構(gòu)的精密定位為研究背景，在對行業(yè)背景、應(yīng)用領(lǐng)域及國內(nèi)外研究現(xiàn)狀充分調(diào)研的基礎(chǔ)上，針對微動平臺開發(fā)了一種能滿足壓電驅(qū)動器快速響應(yīng)的動態(tài)電源。
1 壓電陶瓷驅(qū)動電源的總體設(shè)計
壓電陶瓷驅(qū)動器可等效為一個容性負載，其驅(qū)動電源可分為電壓控制型和電荷控制型。電壓控制型壓電陶瓷驅(qū)動器存在動態(tài)性能差的問題；電荷控制型壓電陶瓷驅(qū)動器則存在在靜態(tài)下易充電飽和、難以獲得穩(wěn)定輸出的問題[5]。電荷型驅(qū)動電源設(shè)計較為復雜，充電電流及充電時間較難掌控且壓電驅(qū)動器存在漏電流現(xiàn)象，因此基于電壓控制的驅(qū)動電源得到了廣泛的應(yīng)用。借助非線性補償和校正等措施，使得電壓控制型驅(qū)動電源能夠滿足系統(tǒng)定位精確性和快速性的要求。
普通壓電驅(qū)動電源的動態(tài)響應(yīng)時間均比壓電執(zhí)行器的響應(yīng)時間長，從而制約了壓電執(zhí)行器在實時、復雜控制情況下的應(yīng)用[6]。新型運算放大器的發(fā)展及動態(tài)性能的提高，要求輸入信號能夠提供足夠的頻率和帶寬。DDS作為第三代頻率合成技術(shù)，具有帶寬相對較寬、頻率轉(zhuǎn)換時間極短、頻率分辨率很高等優(yōu)點，以全數(shù)字方式實現(xiàn)頻率合成，在信號發(fā)生領(lǐng)域漸已成為主流[7]。
此外，因傳統(tǒng)的實現(xiàn)方法電路繁多，為了更好地滿足DDS技術(shù)的應(yīng)用需要(如調(diào)頻、調(diào)幅等)，本設(shè)計采用FPGA實現(xiàn)DDS，通過數(shù)字方法可直接實現(xiàn)壓電驅(qū)動器的輸入波形[8]。在此基礎(chǔ)上，結(jié)合Apex Microtechnology公司的線性高壓運算放大器PA78構(gòu)建橋式功率放大電路，采用補償和校正使電源的動態(tài)性能和穩(wěn)態(tài)性能滿足系統(tǒng)要求。驅(qū)動電源系統(tǒng)組成如圖1所示。

2 DDS在FPGA內(nèi)部的實現(xiàn)
DDS工作的基本原理是將2?仔弧度做N位量化，以系統(tǒng)時鐘為參考頻率對信號相位進行采樣。N位頻率控制字在每個時鐘周期內(nèi)與相位累加器中的相位進行一次累加，將累加結(jié)果的高位段作為地址去尋址相位查找表，將相位信息轉(zhuǎn)化為相應(yīng)的數(shù)字量化幅度字。查找表輸出的量化波形序列經(jīng)過數(shù)/模轉(zhuǎn)換器(DAC)變?yōu)殡A梯模擬信號，最后通過模擬低通濾波器平滑后得到一個頻譜很純的動態(tài)波形，作為高壓功率放大器的輸入信號。
FPGA以Actel公司的Fusion M1AFS600為核心，內(nèi)嵌Cortex-M1軟核構(gòu)建可編程片上系統(tǒng)(SoPC)。在FPGA內(nèi)部實現(xiàn)的DDS采用32 bit頻率控制字，為了實現(xiàn)動態(tài)波形，DDS查找表采用FPGA內(nèi)部RAM的形式。通過改變SoPC中RAM里面的數(shù)據(jù)，即可實現(xiàn)各種動態(tài)波形。每個查找表的大小為2 048×10 bit，M1AFS600提供多達256×32 Kbit的SRAM和16×32 Mbit的Flash，完全滿足數(shù)十千字節(jié)波形數(shù)據(jù)庫的儲存和動態(tài)數(shù)據(jù)的更新。
動態(tài)信號的可調(diào)頻率是通過相位累加器與相位寄存器的累加完成的。軟件設(shè)計采用Actel公司推出的集成開發(fā)環(huán)境Libero 8.5，從設(shè)計定義到下載測試的整個階段都通過流程圖的方式進行。采用VerilogHDL語言進行模塊開發(fā)。以下給出的是一個累加器的VerilogHDL參考程序：
module acc(iclk,ik,osum);//模塊聲明，參數(shù)指定
input clk; //輸入時鐘
input[31:0] ik;//聲明32 bit的頻率控制字
output reg [31:0]osum; //聲明osum為寄存器型變
//量，32 bit
always@(posedge iclk)//總是在iclk的上升沿觸發(fā)
osum=ik+osum;//定義累加操作
endmodule;
3 DDS輸出信號濾波
由于在波形產(chǎn)生的過程中，存在相位截斷誤差和幅值量化誤差以及D/A轉(zhuǎn)換器的各種非線性誤差，DDS數(shù)字部分不可避免地存在雜散成分。另外，受到時鐘泄漏和時鐘相位噪聲的影響，動態(tài)波形中會含有諧波分量。因此，需要設(shè)計低通濾波器濾除DDS輸出信號中的雜散成分和高頻雜波。
以插入衰減理論為基礎(chǔ)的濾波器設(shè)計方法采用有理函數(shù)對理想衰減特性進行逼近，常見的有Butterworth濾波器、Bessel濾波器和橢圓濾波器。但通常階數(shù)過高，在濾波器前、后級阻抗匹配及特性的設(shè)定問題上沒有選擇的自由度[9]。本文設(shè)計了基于集成運放的三階壓控有源低通濾波器，濾波器包含3個低階RC濾波網(wǎng)絡(luò)。其輸入阻抗高、輸出阻抗低，且輸入/輸出具有良好的隔離，三階壓控有源低通濾波器電路如圖2所示。

利用EDA軟件Multisim 7對電路進行仿真研究。從濾波器頻率特性上-3 dB帶寬可以看出，40 kHz以上的雜波能夠被有效濾除。
4 功率放大電路設(shè)計
功率放大電路在整個電源系統(tǒng)中決定著電源輸出電壓的分辨率和穩(wěn)定性。壓電陶瓷采用中國電子科技集團第二十六所的WTYD0808065型壓電驅(qū)動器，最大驅(qū)動電壓為200 V。PA78是Apex Microtechnology公司生產(chǎn)的一種高電壓、大帶寬的MOSFET線性運算放大器，輸出電流可達200 mA，壓擺率高達350 V/μs，帶寬達200 kHz，單端供電時輸出電壓最高可達300 V，滿足了壓電陶瓷的驅(qū)動要求[10]。
4.1 橋式高壓放大電路
壓電驅(qū)動器負載呈容性，可導致驅(qū)動系統(tǒng)相位滯后甚至產(chǎn)生振蕩。針對此特性基于PA78設(shè)計了帶補償和校正的橋式放大電路，電路結(jié)構(gòu)和參數(shù)的對稱性可以有效提高電源的驅(qū)動能力，降低輸出非線性的影響并降低二次諧波的失真。圖3所示為單邊復合放大電路原理圖，由輸入失調(diào)電壓低的前置放大級、后置功率放大級及補償校正網(wǎng)絡(luò)組成。

控制信號范圍為0～5 V，PZT承受最大電壓為200 Vp-p，放大電路增益為40 dB。橋式電路結(jié)構(gòu)對稱，單邊復合放大器的最大輸出為100 Vp-p，增益為20 dB。
放大電路供電電源采用自行設(shè)計的基于電壓串聯(lián)的電源模塊。將工頻220 V電壓經(jīng)多抽頭變壓器輸出，再經(jīng)整流、濾波、穩(wěn)壓得到5路24 V的穩(wěn)定直流，串聯(lián)后給PA78正極供電。通過三端穩(wěn)壓器LM7915穩(wěn)壓后輸出直流電壓為-15 V，用來給PA78負極供電。利用快恢復二極管D1、D4，瞬態(tài)抑制器Z1、Z2可防止電壓過高損壞運算放大器。采用單點接地[11]，可以提高電源的穩(wěn)定性。
4.2 驅(qū)動電源的補償與校正
壓電驅(qū)動器的容性負載特性會導致驅(qū)動系統(tǒng)相位滯后，當電路增益一定，電路帶空載或小負載時表現(xiàn)相對穩(wěn)定。但是當驅(qū)動大容性負載時由于相移過大極易產(chǎn)生高端提升，甚至產(chǎn)生振蕩，并且受噪聲的影響特別嚴重[12]。為此，引入了補償校正網(wǎng)絡(luò)對驅(qū)動電源的頻率特性進行修正，方法是在反饋電阻兩端接入補償電容。圖3中反饋零點補償網(wǎng)絡(luò)①、②和噪聲增益補償網(wǎng)絡(luò)③共同組成對電源系統(tǒng)的串聯(lián)滯后－超前校正。超前環(huán)節(jié)具有正相移作用，增大了系統(tǒng)的幅值裕量和相角裕量，而滯后校正環(huán)節(jié)則利用幅值衰減特性來提高系統(tǒng)的穩(wěn)態(tài)性能。兩者結(jié)合使電源系統(tǒng)在確保穩(wěn)定性的基礎(chǔ)上充分提高了有效頻響及負載能力。
選用無極CBO電容模擬壓電陶瓷作為負載以驗證電源的容性負載驅(qū)動能力。WTYD0808065型壓電陶瓷的等效電容為6.07 μF，實驗中選用6.8 μF的測試電容來替代，采用電路分析軟件Tina進行頻率特性分析。從校正特性曲線可看出：加入了補償校正網(wǎng)絡(luò)后，幅值裕量從8.2 dB提高到28 dB，相位裕量從45°提高到72°，系統(tǒng)穩(wěn)定性得到了提高。
5 驅(qū)動電源輸出及性能分析
利用CA1022雙蹤數(shù)字示波器和FLUKE 8060A數(shù)字萬用表對高壓電源的輸出特性進行測試，分別測試其在空載和帶負載情況下的線性度和跟蹤性能，仍采用6.8 μF的測試電容。利用研華PCI1716型16位分辨率數(shù)據(jù)采集卡和相應(yīng)的驅(qū)動軟件完成數(shù)據(jù)采集。對采集數(shù)據(jù)利用MATLAB進行了擬合，非線性誤差最大為0.021%，發(fā)生在172 V處，輸入與輸出之間具有良好的線性度。
跟蹤實驗結(jié)果表明，空載時有效帶寬可達15 kHz，帶負載時只有約7 kHz；輸入信號最大值為5 V時，因供電電源具有一定的裕量，功率放大器輸出200 V無衰減；帶負載輸出紋波<20 mV。圖4所示為電源階躍響應(yīng)曲線，校正后上升時間<0.8 ms，相比于校正前(>2 ms)電源具有更快的響應(yīng)速度，因此具有了更好的動態(tài)性能。
本文創(chuàng)新點是將DDS技術(shù)、FPGA與壓電高壓驅(qū)動電源三者結(jié)合起來，以宏微雙重并聯(lián)結(jié)構(gòu)精密定位為研究背景，針對壓電驅(qū)動微動平臺開發(fā)了一種具有補償校正功能的快響應(yīng)動態(tài)電源。FPGA和集成高壓運放的使用極大地提高了電源系統(tǒng)的集成度，對構(gòu)建全數(shù)字壓電驅(qū)動高壓電源具有一定的指導意義。通過理論設(shè)計、仿真及實驗分析，得出驅(qū)動電源驅(qū)動6.8 μF的容性負載時，具有<0.8 ms的階躍響應(yīng)上升時間，帶負載有效帶寬可達7 kHz，滿量程輸出無衰減，輸出紋波<20 mV。通過補償校正提高了電源系統(tǒng)的穩(wěn)定裕量，滿足了微動系統(tǒng)的驅(qū)動要求。

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