利用FPGA設(shè)計高速通信系統(tǒng)的原理及實現(xiàn)

　　0 引言

　　遠(yuǎn)程通信系統(tǒng)和遠(yuǎn)程監(jiān)控系統(tǒng)對信號傳輸有兩方面的要求：一方面要求接口靈活且有較高的數(shù)據(jù)傳輸帶寬；另一方面要求系統(tǒng)的傳輸距離遠(yuǎn)。傳統(tǒng)接口如UART，USB，以太網(wǎng)等在傳輸帶寬和傳輸距離上均無法滿足要求。

　　低壓差分信號(LVDS)是一種低擺幅的差分信號技術(shù)。LVDS的恒流源模式及低擺幅輸出使傳輸速度可以從數(shù)百Mb／s到2 Gb／s以上。差分傳輸方式使LVDS信號對共模輸入噪聲有更強(qiáng)的抵抗能力。LVDS技術(shù)功耗低，100Ω的負(fù)載電阻功耗僅有1．2 mW。這些特點使得LVDS技術(shù)廣泛應(yīng)用在許多要求高速度與低功耗的領(lǐng)域。

　　隨著半導(dǎo)體工藝進(jìn)步，現(xiàn)場可編程邏輯陣列(FPGA)的性能和集成度在不斷提高，同時成本在下降。FPGA片內(nèi)資源豐富且靈活性強(qiáng)。通過配置邏輯資源和I／O，可以生成支持各種標(biāo)準(zhǔn)的接口，適合完成接口間的通信工作。FPGA的可重構(gòu)性使相同的硬件環(huán)境可以實現(xiàn)不同的功能，節(jié)約了系統(tǒng)升級和更改的成本。

　　1 系統(tǒng)構(gòu)成及原理

　　高速數(shù)據(jù)傳輸系統(tǒng)的原理框圖如圖1所示。整個系統(tǒng)由發(fā)送板、接收板和傳輸線三部分組成。

　　發(fā)送板主要由接口電路、FPGA和電纜驅(qū)動電路組成，完成的功能是將輸入的各種信號轉(zhuǎn)換為串行數(shù)據(jù)幀通過傳輸鏈路進(jìn)行傳輸。接收板主要由接收均衡電路、時鐘恢復(fù)電路、FPGA和接口電路組成，實現(xiàn)將串行數(shù)據(jù)幀接收并恢復(fù)成原始信號的功能。傳輸線選用同軸電纜。與雙絞線相比同軸電纜的抗干擾能力強(qiáng)、傳輸距離遠(yuǎn)，與光纜相比同軸電纜的成本低。同軸電纜適合本系統(tǒng)這種傳輸速率低于200 Mb／s，傳輸距離小于300 m的應(yīng)用場合。

　　系統(tǒng)的輸入信號包括串口信號、網(wǎng)絡(luò)信號和并行視頻信號等。分別選用MAX232，RTL8201，SN74LVC4245等芯片組成接口電路，將輸入信號轉(zhuǎn)換為FPGA支持的LVTTL／LVCMOS電平信號，起到保護(hù)器件和增加信號驅(qū)動能力的作用。

　　接收板FPGA首先完成系統(tǒng)輸入信號的接收工作，再將異步時鐘域的信號轉(zhuǎn)換到統(tǒng)一的系統(tǒng)時鐘下，接下來將信號并串轉(zhuǎn)換并添加起始位、停止位和校驗位組成特定的幀格式，然后對其進(jìn)行8 B／10 B編碼，最后通過差分I／O以LVDS電平輸出。接收板FPGA接收到串行信號后將信號解碼、解幀，抽取出原始數(shù)據(jù)進(jìn)行恢復(fù)，最后通過相應(yīng)的I／O將恢復(fù)后的信號輸出給各接口。

　　從FPGA直接輸出的LVDS信號在100 Mb／s傳輸速率下傳輸距離不足10 m，需要使用電纜驅(qū)動電路增加LVDS信號的驅(qū)動能力，同時使用接收均衡電路補(bǔ)償通過電纜傳輸后衰減的信號，達(dá)到加強(qiáng)系統(tǒng)長距離傳送能力的目的。

　　如果使用1根同軸電纜傳輸時鐘，其余傳輸數(shù)據(jù)，會因為無法保證這些電纜嚴(yán)格等長導(dǎo)致接收數(shù)據(jù)的建立時間和保持時間無法滿足后級電路的要求。另一方面，經(jīng)過傳輸后時鐘信號的Jitter會增加，使FPGA內(nèi)部的PLL無法鎖定時鐘。本系統(tǒng)電纜上傳輸?shù)亩际菙?shù)據(jù)信號，接收端同步時鐘通過時鐘恢復(fù)電路從串行數(shù)據(jù)中還原。