高速高密度PCB設(shè)計(jì)的關(guān)鍵技術(shù)與進(jìn)展

高速高密度已逐步成為許多現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢(shì)之一,高速高密度設(shè)計(jì)技術(shù)即成為一個(gè)重要的研究領(lǐng)域。

與傳統(tǒng)的設(shè)計(jì)相比,高速高密度設(shè)計(jì)有若干關(guān)鍵技術(shù)問(wèn)題,需要開(kāi)發(fā)新的設(shè)計(jì)技術(shù),有很多理論問(wèn)題和技術(shù)問(wèn)題尚待深入研究。同時(shí),對(duì)高速高密度要求越來(lái)越高,使高速高密度設(shè)計(jì)不斷面臨新的問(wèn)題;大量相關(guān)研究成果的不斷出現(xiàn),推動(dòng)高速高密度設(shè)計(jì)技術(shù)不斷發(fā)展。本文介紹高速高密度設(shè)計(jì)的關(guān)鍵技術(shù)問(wèn)題(信號(hào)完整性、電源完整性、EMC /EM I和熱分析)和相關(guān)EDA技術(shù)的新進(jìn)展,討論高速高密度設(shè)計(jì)的幾種重要趨勢(shì)。

關(guān)鍵技術(shù)問(wèn)題

高速高密度設(shè)計(jì)的關(guān)鍵技術(shù)問(wèn)題主要有信號(hào)完整性( signal integrity, SI) 、電源完整性(power integrity, P I) 、EMC /EM I和熱分析。

信號(hào)完整性

信號(hào)完整性主要指信號(hào)在信號(hào)線(xiàn)上傳輸?shù)馁|(zhì)量1當(dāng)電路信號(hào)能以要求的時(shí)序( timing) 、持續(xù)時(shí)間和電壓幅值到達(dá)接收芯片的引腳時(shí),該電路就有好的信號(hào)完整性。當(dāng)信號(hào)不能正常響應(yīng)或信號(hào)質(zhì)量不能使系統(tǒng)長(zhǎng)期穩(wěn)定工作時(shí),就出現(xiàn)了信號(hào)完整性問(wèn)題。信號(hào)完整性問(wèn)題主要表現(xiàn)為:延遲、反射、過(guò)沖、振鈴、串?dāng)_、時(shí)序、同步切換噪聲、EM I等。

信號(hào)完整性問(wèn)題將直接導(dǎo)致信號(hào)失真、時(shí)序錯(cuò)誤,以及產(chǎn)生錯(cuò)誤的數(shù)據(jù)、地址和控制信號(hào),從而造成系統(tǒng)出錯(cuò)甚至癱瘓。通常,對(duì)數(shù)字芯片而言,高于V IH的電平是邏輯1,低于V IL的電平是邏輯0,在VIL ～VIH之間的電平是不確定狀態(tài)。對(duì)于有振鈴的數(shù)字信號(hào),當(dāng)振蕩電平進(jìn)入VIL ～VIH的不確定區(qū)時(shí),就可能引起邏輯錯(cuò)誤。數(shù)字信號(hào)的傳輸必須有正確的時(shí)序。一般的數(shù)字芯片都要求數(shù)據(jù)必須在時(shí)鐘觸發(fā)沿的tsetup前就要穩(wěn)定,才能保證邏輯的時(shí)序正確。信號(hào)傳輸延遲的時(shí)間太長(zhǎng),則可能在時(shí)鐘的上升沿或下降沿處接收不到正確的邏輯,從而引起時(shí)序錯(cuò)誤。

引起信號(hào)完整性問(wèn)題的原因較復(fù)雜,元器件的參數(shù)、的參數(shù)、元器件在上的布局、高速信號(hào)的布線(xiàn)等都是影響信號(hào)完整性的重要因素。信號(hào)完整性是個(gè)系統(tǒng)問(wèn)題,研究和解決信號(hào)完整性問(wèn)題必須用系統(tǒng)的觀(guān)點(diǎn)。

相對(duì)而言,人們對(duì)信號(hào)完整性問(wèn)題的研究經(jīng)歷了幾十年,取得了很多重要的理論與技術(shù)成果,積累了豐富的經(jīng)驗(yàn)。很多信號(hào)完整性技術(shù)已比較成熟,已得到廣泛應(yīng)用。

電源完整性

電源完整性主要指高速系統(tǒng)中,電源分配系統(tǒng)(powerdistribution system, PDS)在不同頻率上,阻抗特性不同,使上電源層與地層間的電壓在電路板的各處不盡相同,從而造成供電不連續(xù),產(chǎn)生電源噪聲,使芯片不能正常工作。同時(shí),由于高頻輻射,電源完整性問(wèn)題還會(huì)帶來(lái)EMC /EM I問(wèn)題。在高速度、低工作電壓的電路中,電源噪聲的危害尤為嚴(yán)重。

電源完整性的提出,源于在不考慮電源的影響下基于布線(xiàn)和器件模型而進(jìn)行信號(hào)完整性分析時(shí)所帶來(lái)的巨大誤差。

相對(duì)而言,對(duì)電源完整性的研究起步較晚,理論研究和技術(shù)手段尚不夠成熟,是目前高速高密度設(shè)計(jì)最大的挑戰(zhàn)之一。目前主要是采取一些通行的措施,在一定程度上,盡量減小由電源完整性問(wèn)題帶來(lái)的不利影響。所采取的主要措施,一是優(yōu)化的疊層、布局和布線(xiàn)設(shè)計(jì);二是適當(dāng)增加退耦電容。當(dāng)系統(tǒng)頻率小于300～400 MHz時(shí),在適當(dāng)?shù)奈恢迷O(shè)置合適的電容,有助于減小電源完整性問(wèn)題的影響。但是,當(dāng)系統(tǒng)頻率更高時(shí),退耦電容的作用很小。在這種情況下,只有通過(guò)優(yōu)化設(shè)計(jì)來(lái)減小電源完整性問(wèn)題的影響。

EMC

EMC ( electro-magnetic compatibility)通常定義為:“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對(duì)該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力?！币灿械亩x為:“是研究在有限的空間、有限的時(shí)間和有限的頻譜資源條件下,各種用電設(shè)備(分系統(tǒng)、系統(tǒng),廣義的還包括生物體)可以共存并不至引起降級(jí)的一門(mén)科學(xué)。”

EMC主要研究EM I ( electro-magnetic interference) 和EMS( electro-magnetic suscep tibility)兩方面的內(nèi)容。EM I的產(chǎn)生是由于電磁干擾源通過(guò)耦合路徑將能量傳遞給敏感系統(tǒng)造成的。它包括由導(dǎo)線(xiàn)和公共地線(xiàn)的傳導(dǎo)、通過(guò)空間輻射或通過(guò)近場(chǎng)耦合三種基本形式。

電子產(chǎn)品的EMC非常重要,目前許多國(guó)家和地區(qū)都有嚴(yán)格的、齊全的EMC標(biāo)準(zhǔn),越來(lái)越多的電子產(chǎn)品必須通過(guò)相關(guān)的EMC測(cè)試認(rèn)證才能進(jìn)入市場(chǎng)。而且,隨著電磁環(huán)境的日益惡化,對(duì)電子產(chǎn)品的EMC要求會(huì)越來(lái)越高。

相對(duì)而言, EMC問(wèn)題最為復(fù)雜。當(dāng)上升(下降)時(shí)間( rise time or fall time)由5 ns減小為2.5 ns, EM I將提高約4倍。EM I的頻譜寬度與上升時(shí)間成反比1EM I的輻射強(qiáng)度與頻率的平方成正比1這類(lèi)EM I輻射的頻率范圍約為數(shù)十MHz至數(shù)GHz。這些高頻對(duì)應(yīng)的波長(zhǎng)很短, 上很短的連接線(xiàn)甚至芯片內(nèi)的互連線(xiàn)都可能成為高效的發(fā)射或接收天線(xiàn),進(jìn)而引起嚴(yán)重的EMC問(wèn)題。Henry Ott咨詢(xún)公司總裁Henry W Ott在東部 設(shè)計(jì)研討會(huì)( Design Conference-East)上的主題演講中強(qiáng)調(diào):“在高速設(shè)計(jì)的時(shí)代, 設(shè)計(jì)人員如果不更多地了解EMC問(wèn)題,將會(huì)面臨許多意想不到的問(wèn)題?！薄坝捎谠O(shè)計(jì)速度更快,且無(wú)線(xiàn)設(shè)計(jì)已越來(lái)越普遍, EMC將成為一個(gè)更為巨大的挑戰(zhàn)?！?br www="" eechina="" com="" www="" eechina="" comhttp:="" http:="" http:http:="" />
由于EMC的復(fù)雜性,加上現(xiàn)代電子產(chǎn)品對(duì)EMC的要求越來(lái)越高, EMC技術(shù)將是一個(gè)需要長(zhǎng)期研究的重要領(lǐng)域。目前預(yù)防和解決EMC問(wèn)題,主要是遵循一些通行的設(shè)計(jì)約束規(guī)則,但具體采用那些規(guī)則,效果如何,則必須具體問(wèn)題具體分析,在很大程度上取決于設(shè)計(jì)人員的理論水平和實(shí)際經(jīng)驗(yàn)。

熱分析

廣泛應(yīng)用的CMOS數(shù)字芯片的動(dòng)態(tài)功耗隨工作速度的提高而變大, 如CMOS反相器的動(dòng)態(tài)功耗Pdyn = CLV2DDf0→1 。由于集膚效應(yīng),連接導(dǎo)線(xiàn)的有效導(dǎo)電截面積隨頻率的升高而減小,導(dǎo)致連接導(dǎo)線(xiàn)的電阻隨頻率的升高而變大(Rac∝ f)。連接導(dǎo)線(xiàn)還有電感,感抗(2πfL )也隨頻率的升高而變大。連接導(dǎo)線(xiàn)的阻抗可視為二者的串聯(lián)?？梢?jiàn)連接導(dǎo)線(xiàn)的功耗也隨工作速度的提高而變大。功耗變大即熱量增多。元器件的高密度引腳封裝和小型化封裝,以及上元器件密度增大,都使散熱條件變差。這些因素可導(dǎo)致溫度過(guò)高。

電子元器件都有規(guī)定的工作溫度范圍,溫度升高會(huì)引起元器件性能下降和過(guò)早失效,溫度過(guò)高會(huì)燒壞元器件、線(xiàn)路( traces) 、過(guò)孔( vias)等。因此,高速高密度的熱分析也是很重要的。通過(guò)熱分析,確定的熱場(chǎng)分布、元器件和焊點(diǎn)的溫度,確定設(shè)計(jì)中潛在的散熱和可靠性問(wèn)題,以便有針對(duì)性地采取必要的措施。

高速高密度的熱分析涉及傳熱理論、元器件的熱模型、元器件的布局、電路的工作模式(如靜態(tài)與動(dòng)態(tài)) 、自然與人工散熱措施等多種復(fù)雜因素,所以這一工作很難由人工完成。有些EDA工具雖有熱分析功能,但遠(yuǎn)不能滿(mǎn)足高速高密度設(shè)計(jì)的需要。

順便指出,高速高密度 中的信號(hào)完整性、電源完整性、EMC/EM I等問(wèn)題,相互影響,相互制約。在 設(shè)計(jì)過(guò)程中,需要綜合考慮這些問(wèn)題。

相關(guān)EDA技術(shù)的新進(jìn)展

從高速高密度的關(guān)鍵技術(shù)問(wèn)題可見(jiàn),傳統(tǒng)的設(shè)計(jì)方法已不能適應(yīng)高速高密度設(shè)計(jì)的需要，據(jù)專(zhuān)家介紹:“要進(jìn)行高速系統(tǒng)設(shè)計(jì),首先要有較強(qiáng)的高速設(shè)計(jì)概念及高速設(shè)計(jì)理論,規(guī)范的設(shè)計(jì)流程,利用先進(jìn)的高速設(shè)計(jì)工具,進(jìn)行充分的預(yù)分析,獲得一定的約束規(guī)則,嚴(yán)格按照規(guī)則驅(qū)動(dòng)布局布線(xiàn),嚴(yán)格進(jìn)行后仿真驗(yàn)證,確保設(shè)計(jì)的準(zhǔn)確性,反復(fù)通過(guò)這種設(shè)計(jì)流程實(shí)踐,可以不斷提高速設(shè)計(jì)領(lǐng)域的設(shè)計(jì)技能?！笨梢?jiàn),對(duì)高速高密度設(shè)計(jì)而言,除了要具備必要的理論知識(shí)和實(shí)際經(jīng)驗(yàn)外,先進(jìn)的EDA工具的幫助是至關(guān)重要的。利用EDA工具的仿真功能,可以判斷功能是否正確、性能如何;可以判斷改進(jìn)的方向是否正確、效果如何;可以對(duì)不同的方案進(jìn)行比較與選擇。

對(duì)高速高密度設(shè)計(jì),從原理圖設(shè)計(jì)到設(shè)計(jì)一般都是在EDA工具的幫助下完成的。目前盛行的EDA工具有Protel、PADS、OrCAD、Cadence、Mentor等。這些EDA工具各有特點(diǎn),其功能與用法從很多文獻(xiàn)和網(wǎng)站上都可以查到。一些EDA工具都不同程度地支持仿真,包括信號(hào)完整性仿真、電磁干擾仿真、熱仿真等。對(duì)信號(hào)完整性和電磁干擾仿真較成功的有Cadence、Mentor等; 對(duì)熱仿真較成功的有FLOTHERM、Auto Therm、BETAsoft、Quick Thermal等。下面主要介紹這些仿真功能的新進(jìn)展。

對(duì)信號(hào)完整性仿真, Cadence的SpectraQuest是一個(gè)較好的仿真工具,利用它可以在設(shè)計(jì)前期進(jìn)行建模、仿真,從而形成約束規(guī)則指導(dǎo)后期的布局布線(xiàn),提高設(shè)計(jì)效率。Cadence在2004年6 月推出了專(zhuān)門(mén)針對(duì)千MHz的仿真器MGH,可以在幾秒之內(nèi)完成數(shù)萬(wàn)B IT千MHz信號(hào)的仿真,使仿真功能更加強(qiáng)大。

由于電源完整性是一個(gè)新挑戰(zhàn),目前仿真工具相對(duì)較少。據(jù)介紹, Cadence的電源完整性工具P I已推向市場(chǎng),并已成功應(yīng)用到一些客戶(hù)的設(shè)計(jì)中。

目前EMC /EM I的仿真效果是最差的, 主要是因?yàn)镋MC EM I的復(fù)雜性。目前主要采用專(zhuān)家檢查的方式,即按照國(guó)際通用標(biāo)準(zhǔn)將EMC/EM I問(wèn)題變成上布局布線(xiàn)的規(guī)則。Cadence的EMControl就是這樣一個(gè)類(lèi)似于專(zhuān)家系統(tǒng)的規(guī)則檢查工具,同時(shí)還提供客戶(hù)化的接口,方便客戶(hù)編寫(xiě)適合于本公司的EMC /EM I檢查規(guī)則。Mentor Graphics的Quiet Expert可以檢查引起EM I問(wèn)題的不正確的布線(xiàn)結(jié)構(gòu),找出問(wèn)題,并給出導(dǎo)致EM I問(wèn)題的原因和建議的解決方案。在三維分析方面, Ansoft、Ap sim等可提供專(zhuān)門(mén)的工具和方法,且這些工具可與Cadence和Mentor Graphics的系統(tǒng)工具配合使用。

FLOTHERM是一個(gè)電子行業(yè)熱分析的標(biāo)準(zhǔn)軟件,是基于計(jì)算流體力學(xué)(CFD)的熱分析軟件。全球范圍內(nèi)有數(shù)以千計(jì)的公司用FLOTHERM來(lái)交換熱模型。領(lǐng)先的電子部件生產(chǎn)商向他們的客戶(hù)提供其產(chǎn)品的FLOTHERM 模型。

Auto Therm板級(jí)熱分析工具將 的熱分析移至設(shè)計(jì)過(guò)程的早期,實(shí)現(xiàn)設(shè)計(jì)的一次成功和改善的可靠性。Auto Therm自動(dòng)從LAYOUT或Fablink數(shù)據(jù)庫(kù)中生成完整的熱模型,加快電路板、元器件和環(huán)境的熱定義,減少熱分析的執(zhí)行時(shí)間。分析結(jié)果可以定制以圖形、圖表和報(bào)告的方式。采用what-if分析方式,通過(guò)改變邊界條件、放置器件和增加散熱器或風(fēng)扇,快速分析并提出在不同條件下板級(jí)熱分布狀況。Auto Therm可進(jìn)行穩(wěn)態(tài)和瞬態(tài)的傳導(dǎo)、對(duì)流和輻射分析,進(jìn)而研究冷卻失效和循環(huán)過(guò)程的瞬態(tài)效應(yīng)。

BETAsoft通過(guò)確定的溫度及其梯度、元器件和焊點(diǎn)的溫度,可以方便地確定設(shè)計(jì)中潛在的散熱和可靠性問(wèn)題。由于采用了局部變步長(zhǎng)的有限元微分法,與傳統(tǒng)的有限元算法相比,其計(jì)算速度大大提高。針對(duì)熱傳導(dǎo)、對(duì)流和輻射情況,BETAsoft可建立復(fù)雜的三維氣流與熱場(chǎng)模型,并考慮元器件上是否加裝了散熱片、芯片風(fēng)扇、導(dǎo)熱墊等散熱裝置。BETAsoft的分析結(jié)果與實(shí)際測(cè)量結(jié)果的誤差可達(dá)到10%以下。

Quick Thermal能實(shí)現(xiàn)設(shè)計(jì)的在線(xiàn)實(shí)時(shí)熱分析,可快速、靈活、方便地評(píng)估的熱狀態(tài)。具有靈活的熱分析環(huán)境設(shè)定、元器件屬性設(shè)定功能,以便快速折衷。具有直觀(guān)的實(shí)時(shí)等溫圖結(jié)果顯示、報(bào)警顯示等功能。此外,Altium的Protel 2004在仿真功能方面也有明顯增強(qiáng)。

若干發(fā)展趨勢(shì)

芯片設(shè)計(jì)、封裝設(shè)計(jì)和板級(jí)設(shè)計(jì)密不可分

對(duì)于硅片上的設(shè)計(jì)流程,需要考慮采用一個(gè)合適的封裝與匹配,芯片設(shè)計(jì)的總體布局不僅受到工藝的限制,同時(shí)也要兼顧板級(jí)的許多制約因素。必須考慮哪里將出現(xiàn)信號(hào)的不連續(xù)性,哪里會(huì)出現(xiàn)匹配問(wèn)題。對(duì)芯片的封裝而言,與匹配是一個(gè)方面,更重要是合適的封裝選擇對(duì)解決板級(jí)的信號(hào)完整性、EMC/EM I等問(wèn)題大有幫助。例如,有些在 上很難解決的時(shí)序問(wèn)題,在封裝中很容易解決。新的封裝設(shè)計(jì)在于減小芯片的寄生參數(shù),進(jìn)而削弱寄生效應(yīng)。芯片的寄生效應(yīng)包括接地反彈和噪聲、傳播延遲、邊緣速率、頻率響應(yīng)、輸出引線(xiàn)時(shí)滯、天線(xiàn)效應(yīng)等。新的封裝設(shè)計(jì)主要包括多重接地和電源引腳、短引線(xiàn)以及使引腳之間電容耦合最小的布局。新的封裝設(shè)計(jì)對(duì)提高EMC性能效果顯著。例如,DQFN封裝有更小的引線(xiàn)框架并且利用封裝焊接端子來(lái)代替外部引線(xiàn),極大地減小了封裝連接線(xiàn)長(zhǎng)度和相關(guān)的寄生參數(shù)。與TSSOP封裝相比,DQFN封裝連線(xiàn)長(zhǎng)度減小大于50%。

因此,對(duì)高速高密度設(shè)計(jì)而言,芯片設(shè)計(jì)、封裝設(shè)計(jì)和板級(jí)設(shè)計(jì)越來(lái)越密不可分,需要設(shè)計(jì)人員同時(shí)考慮Silicon-Package-Board的設(shè)計(jì),并協(xié)調(diào)它們之間的相互關(guān)系。這也是EDA廠(chǎng)商需要長(zhǎng)期面對(duì)的一大難題。

Cadence是系統(tǒng)級(jí)流程設(shè)計(jì)的領(lǐng)先者,其Allegro平臺(tái)即涵蓋了板級(jí)設(shè)計(jì)和封裝級(jí)設(shè)計(jì),且可以和Cadence的其他幾個(gè)芯片設(shè)計(jì)平臺(tái)串接起來(lái),形成完整的設(shè)計(jì)鏈,實(shí)現(xiàn)數(shù)據(jù)的有效交換和溝通。此外, Cadence的VSIC ( virtual system interconnect) 設(shè)計(jì)方法是一種新的Silicon-Package-Board協(xié)同設(shè)計(jì)方法,它使得設(shè)計(jì)人員在設(shè)計(jì)早期就可以考慮整個(gè)系統(tǒng)引起的時(shí)序或信號(hào)完整性問(wèn)題,解決了千MHz信號(hào)設(shè)計(jì)的一大難題。

EDA工具的作用越來(lái)越重要

一方面,就高速高密度 的關(guān)鍵技術(shù)問(wèn)題而言,其中任何一個(gè)的完善解決都離不開(kāi)EDA工具的幫助。另一方面,對(duì)高速高密度 越來(lái)越高的要求,反過(guò)來(lái)促使EDA廠(chǎng)商不斷研發(fā)更優(yōu)秀的EDA工具。二者形成良性循環(huán),關(guān)系越來(lái)越密切?？梢钥隙?在高速高密度設(shè)計(jì)中, EDA工具的作用越來(lái)越重要。對(duì)設(shè)計(jì)人員來(lái)說(shuō),及時(shí)掌握并恰當(dāng)應(yīng)用先進(jìn)的EDA工具,將成為必須具備的素質(zhì)之一。

目前, EDA所涉及的領(lǐng)域很廣泛,包括網(wǎng)絡(luò)、通信、計(jì)算機(jī)、航空航天等。產(chǎn)品則涉及系統(tǒng)板級(jí)設(shè)計(jì)、系統(tǒng)數(shù)字/中頻模擬/數(shù)?；旌?射頻仿真設(shè)計(jì)、系統(tǒng)IC /ASIC /FPGA的設(shè)計(jì)/仿真/驗(yàn)證、軟硬件協(xié)同設(shè)計(jì)等。有許多廠(chǎng)商從事EDA工具的研發(fā),最具代表性的有Cadence、Mentor Graphics、Synop sis等。各廠(chǎng)商都有自己的強(qiáng)項(xiàng)產(chǎn)品。從市場(chǎng)占有看, Cadence的強(qiáng)項(xiàng)產(chǎn)品為IC板圖設(shè)計(jì)和服務(wù),MentorGraphics的強(qiáng)項(xiàng)產(chǎn)品為設(shè)計(jì)和深亞微米IC設(shè)計(jì)驗(yàn)證和測(cè)試, Synop sis的強(qiáng)項(xiàng)產(chǎn)品為邏輯綜合。任何一家廠(chǎng)商都很難提供滿(mǎn)足各種不同設(shè)計(jì)需要的最強(qiáng)的設(shè)計(jì)流程。廠(chǎng)商采用產(chǎn)品標(biāo)準(zhǔn)化的方法來(lái)解決這一難題,即允許設(shè)計(jì)人員在其設(shè)計(jì)流程中使用多家公司的強(qiáng)項(xiàng)產(chǎn)品,組成最佳的設(shè)計(jì)流程。

并行設(shè)計(jì)會(huì)得到廣泛應(yīng)用

隨著電子產(chǎn)品競(jìng)爭(zhēng)的日益激烈,盡量縮短產(chǎn)品的設(shè)計(jì)周期,盡快將產(chǎn)品推向市場(chǎng),是十分重要的。新近推出的并行設(shè)計(jì)方法,對(duì)縮短大型電子系統(tǒng)的設(shè)計(jì)周期,是一條重要途徑。并行設(shè)計(jì)也稱(chēng)為協(xié)同設(shè)計(jì),就是把一大塊電路板分割成幾個(gè)部分,有幾個(gè)人同時(shí)進(jìn)行設(shè)計(jì)。目前,有的并行設(shè)計(jì)工具已能實(shí)現(xiàn)各部分設(shè)計(jì)之間的對(duì)接與整合,能“看見(jiàn)”其他設(shè)計(jì)人員的設(shè)計(jì),甚至能實(shí)現(xiàn)完全實(shí)時(shí)的并行設(shè)。Mentor Graphics的EDA 工具在并行設(shè)計(jì)方面具有優(yōu)勢(shì),2004年底推出的全動(dòng)態(tài)并行設(shè)計(jì)工具Extreme功能更強(qiáng),能實(shí)現(xiàn)完全實(shí)時(shí)的并行設(shè)計(jì)。Cadence的并行設(shè)計(jì)工具也將在下一版本中推出。

結(jié)束語(yǔ)

高速高密度是許多電子產(chǎn)品的顯著發(fā)展趨勢(shì)之一,研究高速高密度設(shè)計(jì)技術(shù)具有重要的實(shí)際意義。高速高密度 設(shè)計(jì)技術(shù)十分復(fù)雜, 受元器件、 板材、EMC、EDA等技術(shù)水平的制約,與之相關(guān)的研究工作都在大力推進(jìn),新材料、新工藝、新產(chǎn)品、新技術(shù)等不斷出現(xiàn),使高速高密度設(shè)計(jì)不斷面臨新的問(wèn)題,同時(shí)也推動(dòng)高速高密度設(shè)計(jì)技術(shù)不斷向前發(fā)展。本文的討論對(duì)高速高密度設(shè)計(jì)技術(shù)的研究與應(yīng)用具有指導(dǎo)作用。