基于DSP的1553B總線通訊檢測儀的設(shè)計

時間：2006-11-15 10:44:00

關(guān)鍵字： DSP 總線通訊檢測儀 1553B總線

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[導(dǎo)讀]本文介紹的基于DSP的1553B總線通訊模塊的設(shè)計，采用TI公司TMS320F206DSP芯片進行數(shù)字信號處理，用FPGA進行現(xiàn)場反復(fù)編程，降低了設(shè)計成本，滿足了1553B通訊模塊的開發(fā)需求。

MIL－STD－1553B是一種時分制，命令/響應(yīng)，集中控制式多路傳輸?shù)陌腚p工串行數(shù)據(jù)總線，其傳輸速度為1Mb/s，字長為20b，數(shù)據(jù)有效長度為16b，信息量最大的長度為32個字。其信息格式有總線控制器BC（Bus Controller）到遠程終端RT（Remote Terminal），RT到RC，RT到RT，廣播式和系統(tǒng)控制式。

　　MIL－STD－1553B總線協(xié)議已經(jīng)發(fā)展成為國際公認的數(shù)據(jù)總線標準，廣泛地應(yīng)用于航空電子綜合系統(tǒng)中，目前國內(nèi)外開發(fā)的各種1553B總線采集卡，大多采用的是美國DDC公司生產(chǎn)的BU－6150接口芯片，但是該芯片價格比較昂貴，開發(fā)成本較高，另許多商家望而興嘆。本文介紹的基于DSP的1553B總線通訊模塊的設(shè)計，采用TI公司TMS320F206DSP芯片進行數(shù)字信號處理，用FPGA進行現(xiàn)場反復(fù)編程，降低了設(shè)計成本，滿足了1553B通訊模塊的開發(fā)需求。

1 TMS320F206的簡介

　　該1553B總線通訊模塊的DSP采用TI公司的TMS320F206，用來實現(xiàn)1553B總線協(xié)議的主體部分，實現(xiàn)字和消息的處理等功能，TMS320F206是TI公司近年來推出的一種性價比較高的定點DSP芯片，采用靜態(tài)CMOS集成電路工藝制造而成，DSP芯片先進的哈佛結(jié)構(gòu)允許程序存儲器和數(shù)據(jù)存儲器獨立編址、獨立訪問，兩條總線可允許數(shù)據(jù)與指令的讀取同時進行，從而使數(shù)據(jù)的吞吐率提高了一倍；專用的指令集提供了功能強大的信號處理操作。TMS320F206主要特點如下：

（1）5V工作電壓，20MHz主頻時，指令周期50ns；3個外部引腳中斷；8級內(nèi)部硬件堆棧，存放調(diào)用/中斷返回地址；硬件等待；休眠的IDLE模式，低功耗；標準的IEEE1149.1仿真口。

（2）片內(nèi)64k程序空間，64k數(shù)據(jù)空間，64kI/O空間，32k全局存儲空間，片內(nèi)544×16b雙尋址RAM，32k×16b用戶可編程FLASH，作為程序空間，4k×16b單尋址RAM，程序空間和數(shù)據(jù)空間之前可以進行數(shù)據(jù)搬移。

（3）片內(nèi)16b定時器，片上軟等待產(chǎn)生器，可以分別為程序空間，數(shù)據(jù)空間，I/O空間產(chǎn)生0－7個等待，片上振蕩器和鎖相環(huán)有倍頻和分頻功能，32b算術(shù)邏輯單元/累加器，16×16b乘法器，全雙工異步串口UART，增強的同步串口，帶4級FIFO。

2 系統(tǒng)的組成框圖和工作原理

　　檢測儀采用單片機技術(shù)，可編程邏輯器件（FPGA）技術(shù)，數(shù)字信號處理（DSP）技術(shù)，結(jié)合1553B總線收發(fā)技術(shù)研制而成。既可以對單個航空電子設(shè)備進行離線檢測，也可對飛機的整個總線的運行和各個記載設(shè)備的數(shù)據(jù)傳輸進行在線檢測。檢測儀整體采用個人數(shù)字助理（PDA）技術(shù)，數(shù)據(jù)輸入、輸出、處理、控制、顯示等均集中在檢測儀。

系統(tǒng)組成框圖如圖1所示。

　　從數(shù)據(jù)信號流程方面：收數(shù)據(jù)時，外部數(shù)據(jù)送到收發(fā)器進行電壓轉(zhuǎn)換后，成為一組20b的串行數(shù)據(jù)，經(jīng)過FPGA芯片EP20K200處理成16b并行數(shù)據(jù)經(jīng)擴展口送到DSP處理，然后經(jīng)雙口RAM進行數(shù)據(jù)緩存，需要顯示數(shù)據(jù)時，單片機CPU對雙口RAM送來的16b并行數(shù)據(jù)進行分析存儲，按要求轉(zhuǎn)換成十六進制，二進制或者工程單位制送顯示器顯示，發(fā)數(shù)據(jù)時，CPU將鍵盤輸入的數(shù)據(jù)按照十六進制、二進制或者工程單位制經(jīng)轉(zhuǎn)換后送雙口RAM緩存，DSP從雙口RAM讀入數(shù)據(jù)，預(yù)處理后送EP20K200，EP20K200再進行轉(zhuǎn)換處理，輸出一組20b的串行數(shù)據(jù)到收發(fā)器，經(jīng)變壓耦合成符合1553B標準要求的串行數(shù)據(jù)，再經(jīng)收發(fā)接口發(fā)送到數(shù)據(jù)總線上。

3 硬件電路設(shè)計

3.1 接收器和發(fā)送器

　　1553B航空電子系統(tǒng)中，各終端設(shè)備與總線之間采用的是耦合的方式，分為變壓器耦合和直接耦合，采用的美國DDC公司的BU－63152芯片，具有兩個完全獨立的雙余度端口，完全滿足1553B總線收、發(fā)的要求，接收器操作模式下，在引腳STROMB控制下，數(shù)據(jù)被變成雙向的TTL電平，從RX DATA OUT和其非腳輸出到下一級譯碼電路，發(fā)送器操作模式下，在引腳INHIBIT控制下，發(fā)送器部分從編碼電路接收數(shù)據(jù)，發(fā)送到數(shù)據(jù)總線上。

3.2 FPGA模塊

　　將FPGA技術(shù)與數(shù)字信號處理DSP技術(shù)相結(jié)合是現(xiàn)代電子設(shè)計中常用的方法，該模塊中的FPGA芯片接口主要實現(xiàn)以下功能：

（1）將總線上的串行信息流轉(zhuǎn)換成處理機可以處理的并行信息或者與之相反；

（2）接收或發(fā)送信息時，能夠識別或生成標準的1553B信息字和消息。

（3）完成與處理機之間的信息交換，包括1553B信息地址的分配，命令字（或狀態(tài)字）的譯碼或返回狀態(tài)字、發(fā)送數(shù)據(jù)字等。

　　用FPGA實現(xiàn)編解碼器，其基本功能與前面提到的BU－61580芯片相似，是該1553B總線檢測儀的關(guān)鍵技術(shù)。

3.3 DSP模塊

　　TMS320F206是TI公司近年推出的一款設(shè)計成本最低，結(jié)構(gòu)功能復(fù)雜度也較低的定點DSP，片內(nèi)32k FLASH，4.5k RAM可以滿足處理規(guī)模適中的任務(wù)，該檢測儀中DSP模塊的設(shè)計主要是對時鐘電路，中斷以及數(shù)據(jù)和地址總線的接口技術(shù)的把握，其主要接口電路如圖2所示。

　　由DSP接口電路圖可以看出，DSP模塊為整個系統(tǒng)提供了時鐘電路，DSP芯片的中斷由EP20K200產(chǎn)生，一方面通知F206讀取數(shù)據(jù)，一方面通知DSP進行錯誤處理，由于DSP芯片的流水線操作方式，數(shù)字信號處理速度功能強大，滿足了1553B協(xié)議傳輸速率大的特點。

3.4 雙口RAM和顯示模塊

　　由于在高速數(shù)據(jù)處理和采集系統(tǒng)中容易造成數(shù)據(jù)堵塞現(xiàn)象，高速數(shù)據(jù)接口的設(shè)計對整個系統(tǒng)數(shù)據(jù)傳輸?shù)臅惩ㄆ鹬匾淖饔?，該設(shè)計中采用的美國DDC公司的8k雙口靜態(tài)RAM IDT7025解決了數(shù)據(jù)堵塞的問題。

　　在該設(shè)計中顯示模塊采用了一種內(nèi)存接顯示模塊的硬件連接方式。DSP將欲顯示的數(shù)據(jù)送入雙口RAM，51單片機不斷掃描內(nèi)存，根據(jù)內(nèi)存中的數(shù)據(jù)做出相應(yīng)的處理，不斷刷新顯示屏上的內(nèi)容，雙口RAM的BUSY信號線為避免左右端口同時對同一存儲單元寫操作提供了硬件支持。設(shè)計中液晶顯示模塊采用16×16點陣的中文顯示模塊。

4 系統(tǒng)軟件設(shè)計

　　該1553B航空電子總線檢測儀軟件設(shè)計主要包括3大部分，用以驅(qū)動數(shù)據(jù)采集板卡，完成對各寄存器的配置，實現(xiàn)數(shù)據(jù)的收發(fā)檢測。

4.1 FPGA控制程序

　　該部分采用硬件描述語言VHDL進行編程，用Synplify進行綜合，以及采用Max＋Plus II進行時序仿真，在FPGA上實現(xiàn)的MIL－STD－1553B總線接口中的曼徹斯特碼編碼、解碼器，該邏輯可由狀態(tài)機實現(xiàn)，可劃分為4個狀態(tài)進行；第1個狀態(tài)行是空閑狀態(tài)，當檢測到數(shù)據(jù)跳變沿時，進入第2個狀態(tài)；第2個狀態(tài)為有效同步字頭檢測狀態(tài)；當檢測到有效同步字頭時，啟動第3個狀態(tài)，用鎖相環(huán)分離時鐘，進行碼型轉(zhuǎn)換；當數(shù)據(jù)有效時進入第4個狀態(tài)，進行并/串轉(zhuǎn)換及奇偶校驗。FPGA接收數(shù)據(jù)流程如圖3所示。

4.2 DSP模塊控制程序

　　DSP部分的軟件采用C語言和匯編語言混合編程，即具有C語言可移植性強的特點，又具有匯編語言執(zhí)行速率快和直觀的特點，該設(shè)計中DSP軟件設(shè)計主要完成對FPGA和其內(nèi)部通訊寄存器初始化；向FPGA發(fā)送數(shù)據(jù)時的控制命令操作，接受數(shù)據(jù)時命令字，狀態(tài)字的處理，以及通知FPGA接受數(shù)據(jù)等，是整個系統(tǒng)控制的核心部分。圖4給出DSP軟件控制流程圖。