s3c2410的clock management
一、對clock的基本認識
s3c2410有兩個pll,其中一個是MPLL，M即為main，用來產(chǎn)生三種時鐘信號：Fclk（給CPU核供給時鐘信號，我們所說的s3c2410的cpu主頻為200MHz，就是指的這個時鐘信號，相應的，1/Fclk即為cpu時鐘周期）、Hclk（為AHB bus peripherals供給時鐘信號，AHB為advanced high-performance bus）、Pclk（為APB bus peripherals供給時鐘信號，APB為advanced peripherals bus）。在這里，需要了解一下AMBA system architecture了。這個可以到官方網(wǎng)站www.arm.com下載相關資料。簡單的說，AMBA是一種協(xié)議，這種協(xié)議已經(jīng)稱為片上組織通信的事實上的標準（the de facto standard for on-chip fabric communication）。下面給出英文描述：
The AMBA protocol is an open standard, on-chip bus specification that details a stategy for the interconnection and management of functional blocks that makes up a system-on-chip(SoC).It facilitates "right-first-time" development of embedded processors with one or more CPU/signal processors and multiple peripherals. The AMBA protocol enhances a resuable design methodology by defining a common backbone for SoC modules.
需要知道的是，AMBA總線是ARM提出的一種解決方案，它并非唯一的規(guī)范，但是因為ARM的廣泛使用，AMBA總線也就成為了事實上的規(guī)范了。現(xiàn)在AMBA總線最新為AMBA 3 specification版本，包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface、AMBA 3 ATB Interface。而s3c2410還只能支持AMBA 2 specification，這個版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。也就是在s3c2410的框圖中看到的兩種總線接口。需要注意的是，這兩種總線所連的外設是有區(qū)別的。AHB總線連接高速外設，低速外設則通過APB總線互連。顯然，對不同總線上的外設，應該使用不同的時鐘信號，AHB總線對應Hclk，APB總線對應Pclk。
AHB bus上的外設有LCD controller（CONT代表controller，控制器）、USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt CONT、power management、memory CONT（sram/nor/sdram等）。
APB bus上的外設有UART、USB device、SDI/MMC、Watch Dog Timer、bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。
二、clock設置的步驟
The crystal oscillator begins oscillation within several milliseconds.When nRESET is releasedafter the stabilization of OSC(XTIpll)clock,the PLL starts to operate according to thedefaultPLL configuration.However,PLL is commonly known to be unstable after power-onreset,so Fin is fed directly to FCLK instead of the Mpll(PLL output)before the software newly configures the PLLCON.Evenifthe user doesnotwant to change thedefaultvalue of PLLCONregisterafterreset,the user shouldwritethe same value into PLLCONregisterby software.
The PLL restarts the lockup sequence toward thenewfrequency only after the software configures the PLL with anewfrequency.FCLK can be configured as PLL output(Mpll)immediately afterlocktime.
1、上電幾個ms后，晶振輸出穩(wěn)定。Fclk=晶振頻率。nRESET恢復高電平后，cpu開始執(zhí)行指令，這完全是硬件動作，不需要軟件設置。
2、第一步軟件工作： 設置P M S divider control，也就是設置MPLLCON寄存器。
3、第二步軟件工作： 設置CLKDIVN。
這一步是設置分頻系數(shù)，即Fclk為cpu主頻，Hclk由Fclk分頻得到，Pclk由Hclk分頻得到。
4、第三步軟件工作： CLKDIVN的補充設置
IfHDIVN=1,the CPU bus mode has to be changed from the fast bus mode to the asynchronous bus modeusingfollowing instructions.
MMU_SetAsyncBusMode
mrc p15,0,r0,c1,c0,0
orr r0,r0,#R1_nF:OR:R1_iA
mcr p15,0,r0,c1,c0,0
IfHDIVN=1andthe CPU bus mode is the fast bus mode,the CPU will operate by the HCLK.Thisfeature can be used to change the CPU frequency as a half without affecting the HCLKandPCLK.
翻譯：
@ FCLK:HCLK=1:2
.macroMMU_SetAsyncBusMode
mrc p15,0,r0,c1,c0,0
orr r0,r0,#(R1_iA|R1_iA)
mcr p15,0,r0,c1,c0,0
.endm
@ step3:set asynchronous bus mode
MMU_SetAsyncBusMode
5、第四步軟件工作：
@ step4:stay locktime
movr1,#CLK_CTL_BASE
ldr r2,=vLOCKTIME
strr2,[r1,#oLOCKTIME]
6、對外設的影響
在這個實驗中，主要是有兩個需要改變，一個外設是UART，一個外設是SDRAM。
（1）UART，它是接在APB總線上，所以對應的時鐘信號為Pclk，現(xiàn)在為50MHz。如果想要設置波特率為115200bps，那么根據(jù)公式UBRDIV0=(int)(PCLK/(bps*16))-1計算，應該為26。如果放到程序中，那么應該注意形式。具體如下：
UBRDIV0=((int)(PCLK/16./UART_BAUD_RATE)-1);
（2）SDRAM，主要的影響因素為刷新頻率。使用了兩片HY57V561620CT-H，查看手冊其刷新頻率為8192 refresh cycles/64ms，所以刷新周期64ms/8192＝7.8125us?？醇拇嫫鱎EFRESH的各個位的設置情況：
·REFEN[23]：開啟自動模式，設為1
·TREFMD[22]：設為Auto refresh模式，設為0
·Trp[21:20]：看看RAS precharge Time，查看SDRAM手冊，發(fā)現(xiàn)-H系列此參數(shù)至少為20ns，現(xiàn)在Hclk對應的時鐘周期為10ns，所以至少應該為2個clock?？梢栽O為00
·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，按照可選值，應該設置為11
·Refresh[10:0]：
公式refresh period = (2^11 - refresh_count +1)/Hclk，由此推導出refresh_count=2^11+1-refresh period*Hclk。帶入數(shù)值，計算得出1268＝0x04f4，這個數(shù)值要用四舍五入，減少誤差。
·其余的保留值，均設置為0
由此得出該寄存器的值應該為0x008c04f4。
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