摘要 針對某型磁性材料性能測試儀激勵恒流源的具體要求，采用了基于直接數(shù)字頻率合成技術的信號發(fā)生器設計方法，重點研究了由FPGA設計DDS信號發(fā)生器的系統(tǒng)設計原理、硬件構成，以及在Quartus開發(fā)環(huán)境下。采用硬件描述語言Verilog HDL完成信號發(fā)生器的累加器、波形存儲表、幅度控制及濾波控制功能，并使用Modelsim進行仿真分析。實驗結果表明，該信號發(fā)生器能較好地產(chǎn)生所需激勵信號，符合設計技術指標。
關鍵詞 直接數(shù)字頻率合成；現(xiàn)場可編程門陣列；信號源；磁性測量
隨著信息技術的發(fā)展，磁性材料廣泛運用于通信、電力、信息、交通等領域中。磁滯回線是磁性材料中重要的磁性參數(shù)之一，是鐵磁材料的本質特征。通常運用于與磁性材料有關的計算和研究中，對工業(yè)生產(chǎn)和科學研究具有重要的指導意義。材料的磁滯回線通過B-H測試儀可以測量得到，測試儀以電磁感應原理為基礎，通過勵磁電源對軟磁材料樣品的初級繞組加一定頻率和幅度的電流，次級繞組兩端將會產(chǎn)生感應電動勢，對初級勵磁電流和次級感應電動勢實施同步實時采樣。根據(jù)安培環(huán)路定理和電磁感應定理計算磁場強度H和磁感應強度B，進而可以計算動態(tài)回線，動態(tài)磁化曲線、鐵損、動態(tài)磁導率等參數(shù)。勵磁信號源主要包括正弦信號發(fā)生電路和功放電路兩部分。目前勵磁電源信號發(fā)生部分通常采用直接頻率合成技術，主要功能電路由壓控振蕩器(VCO)、倍頻器、分頻器、混頻器和濾波器等構成，整個系統(tǒng)采用開環(huán)控制，即輸入設定值→頻率合成→功率放大→輸出勵磁電流。這種結構給勵磁電源帶來以下不足：(1)由于采用外部壓控振蕩器，勵磁信號的頻率范圍受到限制，一般約為50 kHz。(2)系統(tǒng)使用開環(huán)控制，系統(tǒng)精度依賴于各組件的精度和穩(wěn)定性，使得勵磁電流的幅度精度和穩(wěn)定性較差，儀器抗干擾性不強。(3)采用直接頻率合成技術，系統(tǒng)中有大量模擬電路，導致系統(tǒng)體積大、重量大、耗電高、可靠性差。
為此，文中提出一種基于FPGA的DDS信號發(fā)生器。信號發(fā)生電路采用直接數(shù)字頻率合成技術，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術，從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術。是將先進的數(shù)字處理技術和方法引入信號合成領域，把一系列數(shù)字量形式的信號通過數(shù)／模轉換器轉換成模擬信號，在時域中進行頻率合成。直接數(shù)字頻率合成器的主要優(yōu)點是：輸出信號頻率相對帶寬較寬；頻率分辨力好、轉換時間快；頻率變化時相位保持連續(xù)；集成度高，體積小，控制方便等。整個信號源系統(tǒng)采用數(shù)字閉環(huán)控制，通過對勵磁電流瞬時值經(jīng)PID閉環(huán)控制，使得勵磁電流可瞬時跟蹤給定幅值，加快系統(tǒng)動態(tài)響應，提高非線性負載適應力，其較傳統(tǒng)的信號源能更好地滿足磁性測試設備的需求。
1 DDS的工作原理
DDS的工作原理如圖1所示。主要有以下基本部件：相位累加器；相位-幅度變換器，即正弦查表ROM；D／A轉換器和適當?shù)臑V波器等濾波器。相位累加器是DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個相位寄存器組成，相位累加器在參考時鐘的作用下，按頻率控制字為步長不斷累積，累加結果產(chǎn)生遞增的傳遞給正弦查表ROM。正弦查詢表中存儲了一個周期正弦波在各相位點對應數(shù)字幅度信息。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線上，因此其輸出的改變就相當于進行查表。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值經(jīng)查找表查出，然后送至D／A轉換器，經(jīng)D／A轉換器產(chǎn)生一系列以時鐘脈沖為抽樣速率的電壓階躍。濾波器則進一步平滑D／A轉換器輸出的近似正弦波的鋸齒階梯波，同時衰減不必要的雜散信號，使輸出為要求的光滑波形。
由于相位累加器字長的限制，相位累加器累加到一定值后，其輸出將會溢出，這樣波形存儲器的地址就會循環(huán)一次，即意味著輸出波形循環(huán)一周。故當頻率字取不同值，就可以改變相位累加器的溢出時間，從而在時鐘頻率不變的條件下改變輸出頻率。
設頻率控制字為K，系統(tǒng)參考時鐘為fc，相位累加器位數(shù)為N，輸出頻率為fo，則可以得到輸入與輸出的關系為
當K=1時，可以得到DDS的頻率分辨率
2 勵磁恒流源的硬件設計
勵磁信號發(fā)生器電路系統(tǒng)主要由基于FPGA的DDS電路、MCU控制電路、DAC電路、低通濾波器(LPF)、人機接口、系統(tǒng)時鐘和系統(tǒng)電源構成。系統(tǒng)框圖，如圖2所示。
2．1 基于FPGA的DDS電路
2．1．1 相位累加器
對于利用FPGA設計DDS信號源，相位累加器是決定DDS電路性能的一個關鍵部分。相位累加器是由N位累加器和N位寄存器級聯(lián)構成，每來一個時鐘脈沖，相位寄存器采樣上個時鐘周期內(nèi)相位累加器的值與頻率控制字K之和，并作為相位累加器在這一時鐘周期的輸出。由式(2)可知，相位累加器的位數(shù)N越大，得到的頻率分辨率越小，但在較高的工作頻率下，會產(chǎn)生較大的延時不能滿足速度的要求。在時序電路中，通常采用流水線技術來提高速度，代價是增加寄存器的數(shù)量，多占了FPGA的資料。綜合考慮，采用32位累加器，四級流水線結構。
2．1．2 相位-幅度變換器
相位-幅度變換器是由ROM構成，它把相位累加器的輸出的數(shù)字相位信息變換成正弦波值。在FPGA中，ROM一般是由EAB來實現(xiàn)，并且ROM表的尺寸與地址位數(shù)或數(shù)據(jù)位數(shù)成指數(shù)增加的關系，因此相位-幅度轉換器的設計是影響DDS性能的另一個關鍵，在滿足信號設計指標要求的前提下，主要在于減少資源開銷?？紤]到本設計只需要輸出正弦信號，正弦波信號關于點(π，0)奇對稱，只需存儲1／2周期的波形數(shù)據(jù)，又根據(jù)在左半周期內(nèi)，波形關于直線x=π／2成偶對稱，因此只需要存儲1／4周期的正弦函數(shù)值，就可以通過適當?shù)淖儞Q得到整個正弦碼表，這樣可以節(jié)約3／4的資源。
2. 2 低通濾波模塊
DDS有一個明顯的缺點，即輸出頻率越接近Nyquist帶寬的高端，采樣點數(shù)越少，其輸出的雜散干擾就越大。輸出波形具有大量的諧波分量和系統(tǒng)時鐘干擾。為得到所需頻段內(nèi)的信號，需要在DDS輸出端加一濾波器來實現(xiàn)，而低通濾波器能較好地濾除雜波，平滑信號，所以低通濾波器的設計尤為重要，濾波特性的優(yōu)劣對輸出信號的性能起重要的影響。
為取得較好的濾波效果，濾波器采用了由四選一模擬開關和精密運算放大器分段濾波的方式：采用巴特沃斯有源低通濾波器，該濾波器通帶內(nèi)幅度很平坦，濾波電路為二階巴特沃斯低通濾波電路，濾波器頻段參數(shù)的選擇由FPGA輸出的控制信號nINH，S0，S1控制模擬開關的選通實現(xiàn)。
2．3 幅度控制
本設計幅度控制電路采用調(diào)節(jié)DAC參考電壓的數(shù)字化控制方法，采用兩個D／A級聯(lián)的方式，數(shù)模轉換器DAC2采用外部可變基準源，通過改變基準源的值來改變輸出的滿幅度電流值，該可變基準源通過DAC1產(chǎn)生。DAC1的基準電壓采用輸出電壓為1．25 V精密電壓基準芯片提供，設DAC1的幅度輸出字為N1，則DAC1的參考電壓為
設DAC2的數(shù)字輸入字為N2，則經(jīng)電流／電壓轉換后的輸出電壓為
2．4 人機交互
為方便快捷地控制DDS的頻率字輸入和幅度控制，本設計采用單片機來實現(xiàn)對DDS信號發(fā)生器的控制。DDS的頻率字和幅度數(shù)據(jù)字位較多，而單片機輸出端口位數(shù)有限，所以單片機與FPGA之間的通信采用SPI(Serial Peripheral Interface，串行外設接口)方式，單片機將控制命令字傳送給FPGA。同時，為了輸入控制方便，添加了鍵盤和顯示系統(tǒng)。
3 數(shù)字閉環(huán)控制系統(tǒng)的實現(xiàn)
設計的勵磁恒流源主要為磁性測量儀器提供激勵電源，因而對其精度和穩(wěn)定性要求高，采用電流控制型的控制策略進行閉環(huán)控制，結構框圖如圖3所示。勵磁電流幅度調(diào)整時，首先對勵磁電流進行多周期采樣，然后計算其有效值，并與輸入設定值相比較，若誤差ε在允許范圍之外，則根據(jù)誤差的實際情況，通過單片機內(nèi)增量式PID算法得出了一個新的控制量，傳送給FPGA控制幅度調(diào)節(jié)經(jīng)低通濾波器濾去高頻成分，再經(jīng)功率放大，得到高精度的勵磁電流。
4 系統(tǒng)仿真與驗證分析
在Altera公司的QuartusⅡ環(huán)境下編譯完成，采用自上而下的設計方法，即先從系統(tǒng)總體要求出發(fā)將設計內(nèi)容細化，最后完成系統(tǒng)硬件的整體設計。完成DDS設計后，通過編寫Testbench在Modelsim進行仿真。在QuartusⅡ中，設定輸出信號頻率為1 MHz，經(jīng)過50 μs后改變?yōu)?00 kHz進行仿真，其仿真結果如圖4所示。在Modelsim中生成的仿真數(shù)據(jù)經(jīng)驗證完全正確，滿足設計需求。
在對勵磁信號源做硬件系統(tǒng)測試時，首先完成系統(tǒng)硬件連接，并加載程序，設定輸出信號頻率為1 MHz，示波器測得實際輸出波形如圖5所示。在Modelsim環(huán)境下仿真和在硬件平臺上測試，結果表明勵磁信號源可獲得較好的設置波形，可以應用于磁性材料的測試中。
5 結束語
運用Verilog硬件編程語言結合DDS技術，利用FPGA器件強大的硬件功能，提高了系統(tǒng)集成度，實現(xiàn)了輸出信號相對帶寬寬、穩(wěn)定性好；其相位累加器在一定系統(tǒng)時鐘和累加器位寬條件，輸出信號分辨率越小，頻率控制字的傳輸時間以及器件響應時間都很短，使輸出信號頻率切換時間較短，可以達到ns級，且頻率變化時，相位保持連續(xù)，系統(tǒng)采用閉環(huán)控制，勵磁電流輸出精度高，調(diào)節(jié)速度快。對磁性材料測量儀所要求的勵磁信號源而言，本設計不但滿足所有技術指標，而且集成度高、體積小、顯著地降低了成本。
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